”（从VHDL语言转换困难的Verilog ..！）

[Guest]

嗨，

我从VHDL语言转化为Verilog一些代码，我有一些困难：

在VHDL的例子中，我们可以这样写的东西：Ḏ：在std_logic_vector; -不受约束的载体或端口在此向量的大小是在实例化取决于输入信号的宽度连接到它...什么这个在Verilog的类似形式，如果有的话？

...
since I don't know its width, what's the similar to it in Verilog, if any?

另外，如果我使用的建筑这个载体，我将使用 signal'range
因为我不知道它的宽度，有什么用Verilog它相似的，如果有的话？

Ḏ“=（科特迪瓦范围=”'0'）;谢谢您

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="很高兴" border="0" />

 

[Guest]

[No message]

 

[jimjim2k]

嗨

你使用什么工具？

殖

 

[Guest]

的ModelSim ...

是不受约束的端口（VHDL语言）的所有工具的支持...？
他们一样是有东西在Verilog的...???

 

[FrankCh]

Verilog中你可以设置一些参数或定义。
一对一的转换是困难的，尤其是里面的Verilog模块可探测信号..

 

[amraldo]

机管局萨尔玛，
尝试http://www.ocean-logic.com/downloads.htm这个免费工具
除了这个，任何HDL编译器的编译两种语言可以转换。检查您的工具文档。
商业登记，
穆萨阿里。