”50MHz至1MHz的时钟divder（紧急帮助）

[jawadysf]

您好frendz。
我想产生一个1 MHz的50％占空比的时钟。从斯巴达3 SxLC.Can人50MHz的f建议的解决方法？

其紧急
Thanx

 

[ombadei]

应该很好地工作
， 但要注意频率分为罚款
， 我认为这是自由的时钟运行
， 我真的应该有某种形式的复位。只需更改的'n'的价值
， 以满足您的需要。

比较新的VHDL语言
， 但我已与它打去年以来。玩得开心。

代码如下：
代码：

实体clk_div是

港口（

时钟输入：在STD一LOGIC类型;

CLKOUT的：出STD一LOGIC类型）;

结束clk_div;架构clk_div行为是

信号clk_tmp：锁相环：= '0';

信号碳纳米管：整数：= 0;

常数n：整数：= 2; -时钟分频系数为2n =

-因此，在这种情况下：

-时钟输出= clkin/2n开始

进程（输入时钟，clk_tmp）开始

如果（clkin'event和输入时钟= '1'），那么

如果（碳纳米管=的N - 1），那么

clk_tmp“=不clk_tmp;

碳纳米管“= 0;

其他的

碳纳米管“=碳纳米管 1;

如果结束;

如果结束;

CLKOUT的“= clk_tmp;

结束进程;为此行为;

 

[Guest]

[No message]

 

[jawadysf]

感谢您的答复。