”ECL输入的阻抗高频率

R

rfmw

Guest
在低频率（几百MHz范围）的ECL的投入已高Z阻抗。但阻抗已在几个GHz范围ECL输入？当然
， 它已不高Z阻抗

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />为了更具体的，什么是对半的业界的EClinPS建兴阻抗/加（或类似的其他制造商）的频率范围在1-3的投入？

系列终端是有可能在这些投入
， 因为所有的输入反射系数的绝对值，不是1 ...

谢谢，
rfmw

 
在什么配置
， 你要使用ECL门？如果您使用的50欧姆的终端（近门输入）你行
， 然后到更多1GHz的，如果没有
， 那么你不能保证会有什么阻抗。

 
检查数据说话是算数的
， 因为在千兆赫
， 事情并不像兆赫射程。

它将成为微波领域和事物处理一些在该领域不同。

 
ECL输入两极差分对。制造商可能有一个SPICE模型可以用来做模拟/测量。

尝试http://www.onsemi.com/site/support/literature/list/0，4456,1162 _273，对于启动00.html。

 
嗯，谢谢你的好意家伙....

目前我在2.5 Gbps的运行这些美半导体业界的EClinPS建兴芯片，因此，不用说
， 我工作范围内的微波和射频已经不是我不熟悉。

我需要的是一个建议。当你接近ECL触发器（即mc100el31d）上限频率切换上限（2-3千兆赫），许多不好的事情发生：时钟串音产出Q / Q和投入，俄，数据上升到大约10-30％的ECL逻辑层次上，从高触发器下降输入阻抗- Z的低Z

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />

像这样的东西...
?

如果你的ECL学报和终止计划
， 并考虑到上述问题之前
， 熟悉 什么终止最好
？并行终止（50欧姆的VTT）由于显而易见的原因不会削减它了...

附属的，
rfmw

编辑：

@打嗝是的，我调查了安森美半导体公司的芯片现在香料建模和仿真大致相当于测量。不管怎样
， 谢谢您

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="眨眼" border="0" />
 
rfmw，

我不知道
， 低阻抗
， 原因是输入ESD二极管创造一个低阻抗分流地面道路。

我已经同他们的一些经验eclplus定制触发器的有6 GHz的使用没有任何问题标准的并行终止触发频率。

既然你遇到较低的时钟频率是在高频问题
， 而不是，它可能既可以是部分的IC设计或板PCB设计
， 您使用的是，我假设你已经结束。

这里是你的应用工程师
， 应联络美半导体。其他客户可能有同样的问题
， 他们可能已经知道的问题解决方法。

保罗Shockman（602）244-6360
全国禁毒秘书处Lomigora（602）244-7761

他们很熟悉。电话号码是美国和他们的时区是美国山区标准时间。

祝您好运！

 
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