”FIFO队列

[mkanimozhivlsi]

您好专家，

我需要使用在我的模块
， 用于存储数据和检索回FIFO的设计，但问题是我的主要模块读取FIFO的数据后
， 我的FIFO已满
， 直到它都成了空壳，直至我所知
， 我们可以阅读和写FIFO的同时，有可能FIFO的设计将读写不同的时间和FIFO的主要应用之一是阅读和书写在不同的时钟频率。关心，
Kanimozhi.M

 

[angel_eyes]

我不知道你想要什么跟你自己的FIFO的系统，因此，如果我的答复不能满足您的需要，只是传递

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />

。

如果你想读
， 写在不同的时钟频率先进先出，只需将读代码和写代码2的工作将在不同路段2不同时间。
例如，您使用计时器中断增加了32位整型变量每1毫秒。在您的主要功能，您可以使用2做任务
， 这个变量的2种不同倍。

关心，

 

[shitansh]

嗨，

我想你不必有设计先进先出，由于大部分供应商对芯片的FIFO / RAM块，只要你需要使用FIFO控制器核心
， 从您的工具链可用。

你可以读写不同的时钟唯一你要照顾先进先出的FIFO是充分，FIFO空信号控制两侧（FIFO和处理器的一侧）。

HTH
-
Shitansh瓦格赫拉

 

[Guest]

[No message]

 

[sajal1975]

什么是先进先出plz
我可以得到一些血症

 

[shitansh]

sajal1975说：

什么是先进先出plz

我可以得到一些血症