”IEEE754用VHDL - noob要求的方向..

[vandelay]

嗨伙计，
余米做好我的项目之一的MCU电路板，使用dsPIC33FJ128MC708。它不具有相当的计划生育数学能力
， 我需要，而是比学习一个全新的架构，我用我喜欢的dsPIC数字信号这么多
， 增加了对董事会的FPGA想我可以做
， 如正弦，余弦硬件最重的东西，平方根，指数等dsPIC数字信号的循环使用这些操作数以千计。

该FPGA是一个400Kgates赛灵思Spartan - 3器件，我有线它与两个16到单片机的位宽巴士（PORTB的及dsPIC数字信号PORTD），加上一些控制引脚（其中两名驾驶MCU的中断）。FPGA有大约50个I / O引脚爆发了一个（用于内存扩展头等等，我应该需要将它添加）。朴素的FPGA有线从单片机SPI引导。

现在，我几乎没有经验
， 但与FPGA的编程语言学习速度快，因此我不认为吨VHDL的将是一个问题。朴素变得对赛灵思ISE和EDK我的手
， 虽然我还没有真正有时间坐下来与它完蛋呢。你我的问题球员：
1）任何人都可以提供一种或以下算术导致更多的IEEE754兼容（单精度浮点）VHDL的例子;正弦，余弦，指数，乘法，加法，减法，除法
2）任何人都可以提出一个VHDL仿真环境（我已经或CAD和MATLAB并知道如何使用它们，因此，如果能够与这些任何做到了妙极了。我也有PSpice的，“Simulink的协同仿真软件包）As mentioned, it will serve math coprocessor duty.

3）任何人都可以建议如何单片机和FPGA之间的通信设置？
如上所述，这将成为数学协处理器的责任。有两个16位总线和4个控制引脚可用，后者包括两个引脚单片机中断可用。我想到一个16位地址总线，一个16位数据总线，一个读/写信号定义的数据总线的方向..但我的想法大多是零零碎碎..我dunno如果它的重要性
， 但任何的微控制器的DMA可与巴士使用。

 

[news]

Sophos, firma specjalizująca się w technologiach ochrony informacji, ostrzega użytkowników systemu Windows przed najnowszym atakiem fałszywego oprogramowania antywirusowego, które wmanewrowuje do zainstalowania złośliwej aplikacji, udając aktualizację bezpieczeństwa Microsoftu.

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[deepu_s_s]

嘿......不回合微控制器具有内部记忆体？
u能告诉我详细回合架构
， 让我能帮助ü ....如designig一个通用的FPGA支持或为任何特定类型的？1分钟后添加：我不知道如何在Simulink或MATLAB仿真。辎dont ü尝试的ModelSim

 

[vandelay]

deepu_s_s说：

嘿......
不回合微控制器具有内部记忆体？

 

[echo47]

ISE的内核生成工具包括一个数字信号处理器，数学和浮点核心品种
， 您可以放入您的FPGA项目。但是，您可能会发现
， 浮点在今天的FPGA的尴尬，因此考虑将您的算法
， 以定点。

如果这是您与FPGA和HDL第一次经历，然后期待一个非常陡峭的学习曲线。请记住
， 这是数字逻辑设计
， 而不是计算机程序，所以需要不同的思想和经验。此外，如果你知道C，然后
， 而不是考虑的Verilog VHDL的。我认为Verilog的是容易学习，其表达的语法类似于C的赛灵思ISE工具支持VHDL和Verilog。

您也可以考虑赛灵思的DSP系统发生器。这是一个MATLAB的Simulink模块的集合
， 在FPGA上运行。有些人发现这是一个简单的方法来获得与DSP FPGA的开始。也许您的研究所现在已经做到或能得到它便宜。
http://www.xilinx.com/ise/optional_prod/system_generator.htm

赛灵思ISE工具包括：（或者您可以免费下载）一版本的ModelSim的光。那是伟大的模拟您的高密度脂蛋白，尽管它也是一个学习的曲线。

 

[vandelay]

echo47说：

ISE的内核生成工具包括一个数字信号处理器，数学和浮点核心品种，您可以放入您的FPGA项目。
但是，您可能会发现，浮点在今天的FPGA的尴尬，因此考虑将您的算法，以定点。

 

[Guest]

[No message]

 

[echo47]

赛灵思还提供AccelDSP的。它转换为FPGA逻辑MATLAB算法。我还没有尝试过。

我觉得不论是系统生成和AccelDSP实施定点在FPGA逻辑（因为它运行非常快），但你可以谈从MATLAB与浮点他们。在MATLAB方提供了一些半某种自动，希望无痛之间，翻译固定和浮动。我还没有尝试这样做。

VHDL语法似乎启发反倾销协定。这是关于远从C的语法，你可以得到。我是一个长期的C程序员了。当我第一次进入了高密度脂蛋白，我看着都Verilog和VHDL。看着似曾相识的Verilog。VHDL语言看上去绝对疯狂。

的ModelSim是最流行的HDL仿真器。我用它所有的时间。多年来，我创建小型自动化脚本
， 适合我的工作作风。

“高密度脂蛋白的ModelSim二进制计数器”？不，是一个模拟的ModelSim运行您的VHDL或Verilog代码，然后显示的信号波形和数据值。它非常适合于高密度脂蛋白调试开始之前FPGA的合成过程。

这是由于我的System Generator数年。我没有任何简单的例子项目，对不起。我记得玩了一整天，并设法建立一个小型的工作项目。不过，我已经提高速度与MATLAB的是，ISE，和FPGA设计。更新：您可能会发现这篇文章有用：
“浮点到定点定位的MATLAB算法的FPGA转换”
http://www.xilinx.com/publications/magazines/dsp_02/index.htm