”req ...

[stay_in_chaos]

喜的朋友！谁能帮助我在直接数字设计
合成。

在这里
， 我需要实现相位累加器和ROM
CPLD的内部。对CPLD输出
是考虑到DAC。

到相位累加器的输入
1。频率字

2。输入频率。

在相位累加器输出用于解决
在ROM。
的ROM输出给数模转换器。
该DAC的输出theoutput频率。在设计块..我需要一些
澄清..

1.how的detemine最小输出频率？
2.wht应该是大小的内存
， 即在其他
换言之，没有多少样品应照顾。
3.wht shold成为频率寄存器的大小？

我看到一些数据表
， 显示该
位的频率寄存器的大小
更比比特的ROM大小。为什么会这样呢？
最后
， 我需要设计的电路。（没有
要求）。

谁能帮助我在得到有关文件和
甚至Verilog代码，..同一

thankz提前<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="很高兴" border="0" />

 

[Renjith]

嗨，
看看这个链接：
ħ ** p：/ / www.xilinx.com / ipcenter /目录/核LogiCORE /文档/ dds.pdf

本应用笔记介绍DDS的IP核心由Xilinx发展。

 

[Guest]

检查这一点。

 

[Guest]

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[raju_tawade]

这可能有点帮助：
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