”SystemC的..

O

omara007

Guest
嗨伙计..
任何人都知道如何不喜欢(VHDL语言生成SystemC的声明)吗?..
只要我有一个模块
, 我想它在一个实例上级多次模块..如何做到这一点?

 
您可以尝试这样somthing!
ff_with_pc是模块的D preset_clear,我产生触发器
它的三个实例这里...
希望这有助于!代码:

ff_with_pc *智商[3];

sc_signal <布尔其能[3],问[3];

整合酶;

字符* module_name;

SC_CTOR(爱国联盟)(

为(1 = 0;“3,我 )(

sprintf(module_name,“ff_with_pc_lq%D”类,1);

智商[我] =新ff_with_pc(module_name);

智商[一] - “时钟(CLK);

智商[一] - “喧嚣(QN的[一]);

智商[一] - “preclr(件);

智商[一] - “q(下问[一]);

智商[一] - “notq(QN的[一]);



/ /析

〜刚果爱国者联盟()(

为(1 = 0;“3,我 )

删除智商[一];


 

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