”Verilog的“==”的VHDL

[henrik2000]

我很想知道是否有人跨越'体面的软件（不15000美元）来？

我通常使用Verilog，VHDL的甚至相似
， 但一个很奇怪的结构
， 有时。我只关心的RTL级不是行为..

关心

 

[ˮ]

我认为有几个免费的模拟器可用。检查了这一点：
www.verilog.net / free.html

 

[gauiver]

检查elektoda我认为我看到了一些Verilog和VHDL转换器，如果u dodn't找到然后告诉我。

 

[xirix]

你可以检查的X高密度脂蛋白，它是一个很好的biidirectional翻译：http://www.ids4eda.com/xhdl.htm

 

[Guest]

[No message]

 

[Guest]

如何使用次工具？

 

[Guest]

X光HDL是在这一领域的最佳工具。
问题是
， 它不是免费的，但也没有那么昂贵...

 

[fpga123]

我认为这是最好的方式重写的其他语言。
如果你知道的设计结构，你会更容易实现。

 

[Guest]

xhdl便宜
， 易于使用
， 但它没有做好工作
， 当涉及到转换行为代码或转换新的2000年及以后的Verilog结构。总的来说它把约80％的代码
， 你必须做手工休息。

 

[Guest]

我不认为有任何schematic.Why差异转换从一个到另一个？

 

[z81203]

我不认为这是一个好主意翻译的Verilog和VHDL的对方。如果你有两个模型
， 其中，尝试modlesim，ncsim或vcsmx核查。
xhdl是好的工具，但是我仍然认为这不是好办法。
你可以阅读到直流及其他格式写的，但它gtech_lib基础。

 

[Guest]

我们得到堵塞的Verilog的声明，但没有这样的语句来模拟
VHDL语言？我不知道它可以转化很好。