”Verilog的疑问

[bcdeepak]

我是新来的Verilog
plz表明我怀疑..........

分配是我们必须使用.....

分配b“= 0'

当我们应该使用简单b“= 0'??????????而另怀疑.............

有什么区别“”=“和”=“?????????

例如：

1“= 0'和1 = 0'

 

[darylz]

你需要的是一个初学者参考用书，我觉得这本书是给你的帮助：

http://www.edaboard.com/viewtopic.php?t=255882&highlight=verilog

或

http://www.edaboard.com/viewtopic.php?t=251491&highlight=verilog

 

[YenYu]

报价：

1“= 0'

 

[bcdeepak]

检查的条件，我认为我们必须使用=='零'??????

 

[no_mad]

嗨，

请参阅以下链接：
ftopic266595.html

有人已提出同样的问题在这里。
请阅读我的答复。让我知道如果u还有问题。

 

[YenYu]

看看这个...
它将的GIF有关运营商和更多的美国更多的想法...

 

[Guest]

[No message]

 

[bcdeepak]

谢谢
我得到阻塞和非阻塞differece。

我的另一个疑问是...

如果我们想要分配一定的价值........当我们应该使用

分配b“= 0'

当我们可以用简单像B“=”0'

我的意思是当单词“分配”应使用时
， 不应使用??????????

分配了= A和B;
或
总是@（A或B）
开始
出= A和B;
末端

在上面的
， 例如，为什么一次“分配了= A和B;”是使用其他时间只是“出= A和B;”使用

 

[dinaganesh]

喜的朋友！

分配= <expression“>;是在Verilog的分配运营商

只有在谈到VHDL语言作为“= <expression”>;

 

[omara007]

作为一个程序作业，你可以使用分配和您不得使用..但外部的程序（总是或初步），你可以不分配不使用一个值信号（转让）

 

[jason99pan]

bcdeepak说：

谢谢

我得到阻塞和非阻塞differece。我的另一个疑问是...如果我们想要分配一定的价值........
当我们应该使用分配b“= 0'当我们可以用简单像B“=”0'我的意思是当单词“分配”应使用时，不应使用??????????分配了= A和B;

或

总是@（A或B）

开始

出= A和B;

末端在上面的，例如，为什么一次“分配了= A和B;”是使用其他时间只是“出= A和B;”使用