一区平行的形式对执行情况的问题

A

alimassster

Guest
您好朋友
想象一下
， 作为输入采样和y作为一个连续的流导致流x
样本延迟逻辑记用Z **- 1，其中的-1代表一个时钟delay.The延迟输入样本提供给之一multiplier.coefficients输入（由h0记至H（的N - 1））的提供给乘数的鸥（n）的其他投入
， 仅仅是一组输入采样总结。

现在的问题

钟表做多少
， 我们需要有一个输出结果？
如果我们需要ñ例如时钟与饲料
， 其N ñ投入乘数抽头FIR滤波器计算Y，然后什么之间的平行形式和排雷行动协调为基础的单一形式不同（有一个平等的延迟（时钟数目均）形式）？
thx<img src="http://images.elektroda.net/6_1163764296.jpg" border="0" alt="a question about FIR parallel form implementation" title="关于飞行情报区平行的形式执行的问题"/>
 
在没有钟表ü需要处理
， 这需要使用什么架构回合。
一个平行的形式应ü在2时钟输出
输入登记---- combologic ----输出登记
1时钟----刻不容缓---- 1时钟

我要告诉在硬件角度。
在FIR滤波器的系数是固定和u不需要叙普利他们始终。

 
报价：

一个平行的形式应ü在2时钟输出

输入登记---- combologic ----输出登记

1时钟----刻不容缓---- 1时钟
 
ž ^ -1是一个内存延迟
， 它无关clock.For例如X * ž ^ -1表示x的前一个值你必须存储在内存中的所有值。

x [吨]，x [2吨]，x [3吨]，x [4吨]，x [5吨]，x [6吨] ...

 
谢谢coshkun
我读的XtremeDSP逻辑用户手册的“样本延迟的逻辑是z记本^ -1，其中的-1代表一个时钟延迟”这使我怀疑
似乎是不合乎逻辑的方式头孢他啶平行就没有任何意义
， 对不对？
感谢您关于

 
是的，基本上在FIR滤波器落实这项您通过乘以coefficents他们以前的值。

 
其实我是研究基于FPGA的FIR不同的实现
你有任何关于半并行的执行情况？
关于Z ^ -1延误：如何投入应存放和处理喂养繁殖块？
thx的副词

 
后期的reply.I对不起不很了解的FPGA implementation.Maybe你需要一个存储阵列来存储所有的值。

 
嗨
u必须在FPGA产品的例子ü网站购买。
这些是有效的。
如银行做了过滤器？？？？

 
你好我的朋友
这不是一个过滤器exactley银行我只是学习
， 如平行和不同的实现半平行的形式和方式分为硬件投入这是赛灵思Virtex - 4 DSP48资源设备。我很困惑与并行的优势
头孢他啶我看到平行的形式投入到像流乘法指令块吃
， 如果它不是在同一时间，那么怎么可能有一个在每个CLK输出？
我不知道它通过使用管道
， 其中一些clks后
， 所有寄存器满是，那么我们每一个输出时钟。

如果投入没有同时吃，而且没有管道，那么如何从一个平行排雷行动协调不同的形式。

感谢您关于
有一个美好的时光
好运

 
我很困惑与并行的优势
头孢他啶我看到平行的形式投入到像流乘法指令块吃
， 如果它不是在同一时间，那么怎么可能有一个在每个氯输出

一个时钟取决于乌拉圭回合的设备资源和他们的速度操作。
退房回合乘数速度和所有。
我认为
， 乌拉圭回合利用DSP系统发生器。
如果是的
， 它取决于它综合了对瓦。
平行-对穆尔的和加法器（不适用了很多的过滤器顺序）
逃- 1穆尔和一个加法器
半并行-两者康博。

 
谢谢蜂蜜
我将在周四出席让我们看看会发生什么我研讨会

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="很高兴" border="0" />我希望你最好的
好运

 
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