两个时钟，如何找出频率较高？

[littlefield]

两个时钟，一个是clocka，另一种是clockb如果clocka频率高于clockb，我不知道他们的频率，输出为'1'在Verilog中如何实现它呢？

 

[Old Nick]

每个时钟的上升沿计数。首先要达到预置计数频率最高的。可能有其他的方法，但应该工作，如果你知道Verilog的基本知识应该很容易的代码。

 

[littlefield]

是寄存器输出或组合输出？如果寄存器的输出，我应该选择哪一个时钟？如果组合输出，它有毛刺

 

[lordsathish]

嗨... ...认为我的解决方案可能是简单的...有一个n位计数器，两个时钟... ...开始在同一时间的两个柜台... ...只要在任何一个计数器复位两个计数器溢出发生... ...导致溢出的colck是最快的... ...这个溢出可以用来设置触发器，以便更快的时钟，直到另一个发生溢出，将被称为... ...

 

[master_picengineer]

尼斯的想法lordsathish，但你不觉得部份效果的解决方案是一个很大的面积消耗的解决方案？

 

[lordsathish]

[报价= master_picengineer]尼斯的想法lordsathish，但你不觉得部份效果的解决方案是一个很大的面积消耗的解决方案？[/QUOTE]有一种更好的方式，占用面积较小... ...？

 

[ftfs2002]

最简单的梭是鉴相器的使用

 

[laststep]

创建2个计数器，让计数器计数至10（或一些数字，但必须大于2，因为2个时钟可能无法在同一时间triger），然后比较2个计数器的输出值，以确定其中1较大。如果（clka'event CLKA = 1），然后cntra