为什么时钟的上升EGE不是在黄金时段0

[tarkyss]

当excute在黄金时段或设计编译器的起点report_timing是时钟信号，但在时钟上升沿是不是在时间0，正是在这一时期的一半，但create_clock从0。所以，如果是因为传输延迟是，我认为这是完全不可能的一半。我觉得也许时钟倒，但它是很难检查门级代码。

 

[steven852]

我不知道答案，但你可以尝试一下在时钟的不确定性和crpr（时钟重新收敛悲观去除）。这些将使时钟的上升沿为负时，做的时间再定时或借用的调整。如果可以的话，让我们知道你的发现。

 

[wwfhm2002]

你可以报告的时间将- full_path选项来查看时钟路径。