为Verilog模式识别（字问题）

[kukurigu]

有限状态机有一个输入和一个输出。输出变为1之后
， 仍然1时
， 至少有8 0的已经发生的投入。没有RESET输入-大问题！

如何设计的Verilog呢？...或创意图
你能帮忙吗？

 

[bogdanm]

也许我不完全理解你的职务，但我认为
， 增加一个复位输入您的状态机的状态设置初始状态可以解决问题。它甚至没有被同步。

 

[Guest]

[No message]

 

[kukurigu]

问题是如何解决没有RESET输入这个任务！

 

[bogdanm]

为什么你会设计一个状态机（包含逻辑顺序）无复位输入？也许你应该考虑你的设计。

 

[wllee]

每一个设计可以将重置为初始条件解决。如果您的设计
不复位引脚输入，也许你可以添加你的设计power_up复位电路。

 

[bogdanm]

我要说
， 每一个设计
， 使用顺序元素必须添加一个复位信号，至少在成立初始状态...你不能只是一个电源时序电路
， 并希望其所有内容都是你希望的方式初始化。而不是试图找到一种方法来重置无复位信号我将集中讨论如何才能加入一个复位信号的电路状态机。

 

[kukurigu]

我同意你的，但问题是：是否有可能不上电复位电路和复位输入。

 

[bogdanm]

你也许可以跳回来后的最终状态模式识别算法的初始状态检测的模式。这工作没有复位，但是我不知道你会知道如何投入的初始状态
， 而不会重置你的机器...

 

[shell3]

其实，Verilog的版本将如下图所示，因为“转变”
将开始与所有'×'，经过8个零的转移的
， 也将走向高科技
并保持您好永远。
门版本将不会工作
， 因为“转移”可能包含任何
值从0到255。其结果将会是正确的
， 只有最能指位您好。

模块密克罗尼西亚（输入，输出）;
投入;
输出进行;
章进行;
第[7:0]转变;
开始总是@（negedge中）
转变[7:0] =（转移[6:0]，1'b0）;
末端
总是@（班）开始
如果（移== 0）
出= 1;
否则出= 0;
末端
endmodule

关心，
Shell3