之间的时钟同步

[jerry2007]

我在我的设计，clk1两个时钟和clk2（生成的一半是失败的频率从clk1）。我还输入输出数据同步clk2（数据只能输入时clk2高）。这里是我的问题：（1）如何使边缘的clk1的港口（如在行为模拟的情况下）和clk2？

（2）如何同步clk2的行为水平在输入数据？因为基层输入CLK是缓冲了很多才达到的寄存器锁存数据，而这又是从初级输入端口也缓冲，是否可以指定他们在同时章到达？

（3）应设置这两个clks之间regs虚假的道路？

（4）我需要指定set_clock_latency为clk2源？如果是这样，这仅仅是触发器的延误？

（5）更普遍的问题是我应该使用clk1和prects和postcts clk2同南区区议会？

提前感谢！

，杰里

 

[Guest]

[No message]

 

[satyakumar]

您好杰里，
我想回答你的问题的一部分
在第一种情况，clk2来自clk1。在这种情况下之间有clk1和clk2倾斜，这可elminated使用全数字锁相环。

我对你的requiremnt sugestion更好地从clk1使用全数字锁相环的clk2因此syncronization要好得多。这也同步clk2数据

我希望它帮助ü

Regrads
satyakumar