书面测试的ModelSim

W

wolfheart_2001

Guest
嗨,

我买了一本书VHDL语言,该试验台
的 ,该entity_architecture ,封装和封装机构都写在这本书的问题是,

当我写的仿真测试平台的许多例子中的这本书不工作

例如:

一行

时钟“ =没有时钟后25ns ;

不执行中的ModelSim不是我必须输入一个命令
, 使时钟开始了一段时间

如何解决呢?

 
您好wolfheart ,
从东西ü已提到,
我 认为,应该写ü适当和语法正确的测试平台,如果我们的测试是正确的
, 但如果让问题ü

让代码和确切的错误信息所表现出的ModelSim ,让我看看什么是确切的问题?

 
您好wolfheart ,
我发现我们的代码似乎没有错误,
我改变和附加值的负载
, 使信号的测试,
我的价值在输出端口“产出” ,

我们的代码是错误的时候abolutely
模拟仿真,
乌拉圭回合尝试添加
以下值
“等待100毫微秒;

使“ = '1 ' ; ”在这一过程中声明的文件shifter_tb.vhd ,
也改变价值的“负荷”在程序声明shift_package.vhd
文件它将definitley工作,

 
检查乌拉圭回合的ModelSim ..也许ü选择设置
, 使错误的代码
, 如果不能合成..

 
如果时钟的类型std_logic
和 未初始化ü将得到一个错误
作为默认为std_logic是' ü ' &不是' ü ' = ' ü '

 
乌拉圭回合的权利amraldo ,

仿真工作正常现在。

thax所有。

 

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