产生的环境法方案就需要24小时。

[srpatel9]

大家好，

我有一个伪异步电路。我有2水平以下各条电路。第一级工程全局时钟。输出的第一级是考虑到一些CMOS逻辑的行为就像一个完成的时钟电路和产生的下一个时序电路。

Verilog的是工作的罚款，但我不能确定这条赛道的限制合成。

我其实想的是
， 合成应该把第二水平以下各电路还参加了CMOS组合
， 并给我一个时间路径输出第一级及以下各输出的第二级顺序。

我不能确定产生时钟constrint的第二层次的时序电路。这使我无约束的时钟。我想要的命令
， 就等于将“ create_generated_clock ”
， 可在直流。

我使用的遭遇钢筋混凝土的合成。

或者
， 如果有人能够给我一些有关如何合成异步电路也将是巨大的。谢谢
Saurabh

 

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