亨德尔- ç队Verilog的速度差！

[Guest]

我只是想这个简单的LED闪烁代码Verilog和韩德尔- ç。我得到的结果是惊人的。其中，Verilog版本闪烁LED在更快的速度比韩德尔- C对同一FPGA板版本。有谁能解释的理由！

以下是代码
1。Verilog的
代码：模块LEDBlink（led1，led2，时钟）;

输入时钟;

输出led1;

输出led2;第[23:0]碳纳米管;

总是@（posedge时钟）北海“=碳纳米管 24'上半年;

CNT的分配led1 = [20]＆碳纳米管[22]＆碳纳米管[23];

CNT的分配led2 = [23];endmodule

 

[EDALIST]

这是因为处理- C是sequental你应该相提并论声明

标准杆
（
x
ý
x
）

 

[samcheetah]

这是否意味着你不能把你的设计与亨德尔- ç ???????????并行

 

[EDALIST]

它实际上可以说，只要记住把杆（）前
assigments。

 

[Guest]

[No message]

 

[samcheetah]

不错的手段
， 使杆平行？？？是吗？

 

[Guest]

samcheetah说：

不错的手段，使杆平行？？？
是吗？

 

[EDALIST]

一种总线为例：

接口bus_ts_clock_in（诠释第4号阅读）
BiBus（诠释第4号writePort = X信息一，
符号1使=条件）
与（数据=（“小”，“小三”，“小二”，“小一”））;

条件= 0; / /三态外部引脚
x = BiBus.read; / /读取注册值
条件= 1; / /器x 1到引脚

 

[Guest]

EDALIST，你似乎是一个韩德尔大师- ç。我会尝试了这一点。

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />

 

[Guest]

嘿EDALIST，你还有些不错的教程/电子图书的韩德尔/书ç？在Celoxica公司似乎完全手册doesn't我cannot报告中找到很多东西。我们的学校DK2.0。

 

[EDALIST]

这里是不知道4 handlec用户指南
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