什么工具在系统中使用级验证

Z

zhangpengyu

Guest
嗨
每个人！

什么是流行的工具系统使用级验证？

谢谢！zhpy

 
我只是使用Verilog，Verilog的
， 并认为可以做的每一件事。

 
我认为如果一个设计是includeing CPU或微控制器，应使用汇编语言或C验证

 
您好zhangpengyu：

如果您设计通信芯片，我觉得芦荟|电子将是核查的选择。

 
您应该使用
， 因为它方便SystemC的。此外，它是一个开放源码工具。

 
有各种methodologis其中你可以核查工具I一些我提以下-
字母a.并由Specman或基于
湾基于（亚美尼亚）或Micropack
角SystemC的（节奏）或基于
d.TCL集团/或基于传统知识
大肠杆菌的VHDL / Verilog或基于
楼结合上述

 
有多种工具
， 其中你可以做验证。
但我说并由Specman或系统的C Perl是很好的选择，
基于传统的Verilog或多或少硬件类型，它不应该是这样的。
核查环境保护应该类型的软件。

 
最流行的验证工具
， 它可以支持系统级的SpecmanElite从Verisity公司它包括低水平，高一级的结构既写属性和断言。低一级的结构
， 包括CTL和特。但高层次的结构包括C级一样
， 一些结构 。例如您可以形容像在C类定义的结构基础上的CPU 和写入性能的基础上有很多。因此，你可以写一些高层次的描述是需要做系统级验证。这样，您就可以做等价性检验，如果您描述了一个高层次的抽象系统。

关心，
哈诺夫

 
spauls，你能举一个任务是如何将一种用Perl来实现，而这种任务将使用使用的SystemC实现解释呢？

如何动态生成具有刺激SystemC的？如何指定一个基于SystemC测试平台测试呢？

谢谢

 
编号取决于项目的性质。Mostltly系统级verifcation invloves的Verilog（从数据块级或全部芯片级重用），C代码部分（司机或向上代码或其他intrerupt相关的代码启动）由软件团队或foem制品队，Asssembly代码开发（如处理器涉及），贷款机构例程所有这些连接起来。它并不总是necessay有此设置。对于高雅的设计已经llow软件depency（梅纳斯只是sretting一些regiates或启动电脑）纯的Verilog /中/并由Specman /芦荟都可以使用。我personl的看法是，SystemC是更表现在SysyemLevel模型所使用的直接使用的sysyem levele verifiication本

 
的C / C
如果它是与数字信号处理，表面等离子体波/ Cossap / Matlab / Simulink环境可以做。

 
没有一个对这一问题的一般性的答案。这对工作的复杂程度，取决于资源
， 您可以使用。当然
， 你习惯在同一时间。

 
u能做一件事
， 对任何一种语言
， 如Verilog的好牌，C.and ü可以在任何验证语言的命令。
要么
1.tcl/tk
2.vera
3，系统荤
4.system的Verilog
5.arm

 
这取决于你想模拟或模型：数字：

SystemC的，VerilogC

的C / C

VHDL / Verilog设计（的ModelSim，测速）模拟：

Matlab的（对于非常想与射频前端，Σ-Δ转换器，接收器基带处理器的复杂系统）

的C / C 复杂和难以阅读的其他设计师，但速度非常快

AHDL语言/的VHDL - AMS
为模拟部分低复杂性好，良好的数字系统集成

军刀
混合信号一对上述工具的组合
， 在大多数情况下，缓慢
， 因为逾模拟器的[性能卢斯/乙]

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top