什么是“通路编译器”？

[boardlanguage]

我用编译器的设计和Cadence Ambit/PKS5合成的RTL与大量的算术编码（ ， - ，*.），这就产生了我的（标准单元门，网表）技术图书馆（利用Artisan TSMC）。

现在，有人告诉我
， 外观设计
， 使用大量的运算可以得到更好的时机/地区，如果我使用'数据通路编译器'？那是什么？是一个优化的RTL - “标准单元ASIC合成工具？抑或是某种自动化一种半定制细胞生成？

什么是使用量的数据通道流编译器？我需要使用的数据路径，编译器的特殊ASIC库？我只是发挥出自己未修改的VHDL / Verilog RTL的？或者我需要修改/转换成一种特殊的格式我的RTL？

 

[edaguy69]

这取决于你的设计
， 确定什么样的编译器应该使用性质

 

[Guest]

[No message]

 

[boardlanguage]

因此
， 您曾使用通路编译器之前？它是如何给你可综合RTL的？抑或是工作在物理层，给你一个自定义布局？

 

[laglead]

数据路径不包含存储元件。因此
， 数据路径的组合逻辑编译器处理。

 

[littleyard]

因为我知道，在“数据通路编译器”，通常用来合成法高速及一个运算较多的设计目标。就像CPU的数据通路。我不认为它需要特殊的库支持，而且需要为您的设计编译器特别许可。为什么不检查呢？与您Synopsys的应用工程师他会给你一个关于这一细节的支持！

 

[boardlanguage]

感谢球员。

我是在
， 在一个沉重的数据通道设计的算术单元
， 合成了一种特殊的方法的印象。例如，数学，单位的ASIC的许多人并无标准单元-如果你在模具外观照片，你可以看到ALU的单位是从其他的标准单元的逻辑分离。

无论如何，我知道
， 如Nvidia和ATI公司（现AMD）的使用dataptah合成实现对数学非常高的时钟速度和/或逻辑密度，在其设计的功能。但我不知道他们只是到第三方EDA工具的解决方案，按一个按钮，然后得到一个特殊的RTL输出（或放置，网表），或者如果他们有一个室内后端团队手动重新做一个半定制的确定数学布局单位。

甲的NVidia前承包商说
， 这是后者的一些关键算术逻辑获得特别待遇（半定制设计
， 以取代原来的RTL单位。）对于非关键性的数学单元合成normallly，使用传统的RTL合成工具（例如DC -超。）