什么是建立和保持时间？

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sachinmaheshwari

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什么是建立和保持时间。 PLZ解释我使用一个时钟，输入和输出。
 
安装前的数据必须是稳定之前，时钟过渡保持时间 - 最短的时间 - 最短的时间之后的数据必须是稳定的的，在时钟过渡设置，并保持与输入信号和时钟边沿，不输出。如果您输入符合这些要求，那么你会得到一个有效的输出（时钟时钟边沿触发器的Q延迟后）。
58_1186817796.gif
 
@ sachinmaheshwari安装时间加载闩锁输入信号的时间，前锁存得到有效时钟沿trigerred ..使信号可以samled正确。保持时间是锁存输入的时间，为后积极的时钟边沿，这样可以得到采样正确...任何信号保持时间后的变化将不可用，直到下一个时钟边沿的输出..因此，信号可以改变后的保持时间...希望这会有所帮助....
 
建立时间是如何早期的数据应该是目前前的时钟边沿arrival.This应前时钟。在保持时间是多少时间的时钟沿到来后举行的数据。
 
成立，我在哪里可以得到一些实际问题和保持时间或最大频率？？感谢
 
嗨伙计，我相信这是更好地知道如何设置行动和举行时间将不是一味地回忆之前CLK边缘设置到图片，并保持CLK边缘后，我建议阅读如何边沿触发触发器在数字设计作品莫里斯马诺
 
数据处理与触发器时，应当对一些期间稳定之前和之后发生的时钟触发。期间的数据SHLD稳定之前CLK边缘被称为建立时间和时钟边沿后THT被称为保持时间附件是穆罕默德法耶兹加载STA的PPT
 
嗨，这个百分点，将有助于了解STA的概念
 
设立和保持时间是最重要的参数，当我们处理同步设计。因为神智到CLK输入WRT非常IMP bcoz这些参数仅用于投入适用。设置时间和保持时间违反认为ř两个方程fullfill电路的正确操作。所以与R最大..时钟频率。方程.. TC - Q + TSETUP + Tcskew + Tcomb = Thold（保持时间）genrally设计安装时间大于保持时间，我们总是谈消极懈怠举行时间
 
Anildesh，你提到下列公式 - TC - Q + TSETUP + Tcskew + Tcomb
 
最大周期时间 - 到Q的延迟flop1 +时钟flop1歪斜的时钟+的组合逻辑+ flop2设置时间的最大传播延迟。保持时间不认为在计算时钟频率。理想的情况下举行一个翻牌的时间应该是零。为消除保持时间冲突，锁到Q flop1 + min的组合逻辑的传播延迟的延迟 - 时钟偏移到flop2应大于flop2的保持时间。
 
是否有人可以解释我为什么电路单元需要建立和保持时间？
 
彻底了解建立时间和保持时间的最佳方式是读好教材。我建议由Weste和哈里斯在Google图书上提供的在线CMOS VLSI设计的“第7章。
 
成立时间前的数据，应前举行的时钟保持时间的上升沿稳定时间是举行的数据应该是稳定，所以它是正确的确认由触发器的时钟上升沿后的时间。滚动：
 
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