保持时间

[Guest]

在触发器的建立时间听说我按住D触发器的触发水平时触发器
我能理解设定时间
， 但我不明白的人保持时间可以解释

 

[Guest]

保持时间是对其中的触发器输入要保持触发器后
， 样品的状态。

 

[verilog_coder]

报价：一个积极的保持时间显示时钟后，积极边缘的时候，一负保持时间，才。（保持在整个芯片引脚时间）=

（持有触发器数据引脚的时间）

（最大值从芯片到FF针针时钟的延迟）

- （分从芯片的数据延迟到FF针针）

 

[IanP]

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[Guest]

所有的水平首先触发装置是锁存器和边沿触发装置的触发器的输入..现在需要一段时间后
， 时钟沿稳定
， 以便获得正确的输出.... UL认证了解一下如果u研究一触发器架构...现在触发器的设计
， 有没有甚至没有保持时间的概念，他们只安装时间要求... u能阅读有关的设置和在亚稳态holdtime概念更多。即时通讯在一份附加文件...
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[eda_freak]

[No message]