信号Intergrity相关问题

V

venkat_kvr

Guest
电离氢都可以讨论的信号完整性相关的东西理论，工具等在这里1分钟后添加：我Mentor Graphics公司hyperlynx用户如果u有任何疑问问我对hyperlynx

 
我新的hyperlynx.pls你能给出的信号完整性和EMC /电磁干扰，串扰的指导方针。技巧和窍门
， 并在设计的一般准则

 
经过Hyperlynx示范教程，它会解释所有的基本概念

 
您好Venkat_kvr

我试图用我的项目Hyperlynx 7.2软件。后
， 他认为这些教程，我试图模拟我的项目。不过
， 我不能相同的结果
， 因为我们的教程了。我的董事会5282处理器的CPLD，FPGA和闪光灯和翻译的水平。
当我运行所有这些组成部分的波形看起来令人震惊整个模拟..驱动器输出的是5282显示冲数额特别巨大。因此
， 我们只跑5282和水平
， 翻译（终端设备），但仍是模拟波形dosnt再次提高。总长度为6.5inch跟踪..



<img src="http://images.elektroda.net/16_1208835309_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/> 我无法了解是否有东西在模拟安装或没有错。

这将是很好
， 如果你可以给扔在这....更多的光线

谢谢
多摩[/ img]

 
喜多摩

你将得到补习whn u使用相同的IBIS模型和路由拓扑结构相同的结果。

ü有133MHz的模拟是在乌拉圭回合能够在司机谓frequncy驾驶？清洁香港它在datashhet

可以尝试不同的路由拓扑

 
您好Venkat_kvr
感谢乌拉圭回合的答复...我使用的是相同的IBIS模型的可在lib和从其他供应商。该驱动程序工作在50MHz ..。这是正确的
， 看到完整的周期....ü提到路由的风格差异。现在的小康
， 我只是一次模拟2组件
， 也只有从enitre添加行添加巴士...正如我在前面提到的在黑板上的份额增加和数据总线的compoents ....你的路由这类建议....

谢谢
多摩

 
喜多摩，

增加示波器的时间尺度看完整周期。试着用最少的存根菊花链拓扑结构长度。

 
大家好

我是近10年以来的PCB布局设计。
我想学习的布局后仿真。我已经或CAD 10.5＆dxp2004。
我不知道如何开始？
Pl.help我

 
您好Venkat

感谢乌拉圭回合的反应...你能暂分享一些您什么措施时
， 一般按照设计电路板信息。我想知道
， 在什么阶段
， 你是做模拟...我知道我们可以做的布局前和后布局。

在我刚才路由的添加和数据总线...这是很明显
， 但长度不会是相同的。那么
， 这1广东主意
， 在这个阶段的模拟或之后匹配lenghts ...第二
， 以何种程度应该说是确定的波形。我的意思是
， 司机总是在边缘部分oscialltions排序较receviers。espically当整个跟踪长度在6范围在50MHz的7寸。

什么样的董事会frequencys是你的板。

谢谢
多摩

 
您好Venkat

我试图与5.5inch模拟连接的33R系列电阻，4个设备国境线网（我知道这需要调整），但结果我是相当很像一个电容器充电和放电得到...我走过教程再次看到他们模拟7.5 inchs网
， 但仍然是波形更好。i dont了解whats出乱子。是否有与IBIS模型或某些软件设置的问题...我重视的波形和净也...你能暂帮我解决问题。

[

<img src="http://images.elektroda.net/93_1209025402_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/>

]<img src="http://images.elektroda.net/73_1209025447_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/> 谢谢
多摩[/ img]

 
它看起来像有更多的信号加载u能缩短引线长度和串联电阻值
， 模拟一次？

 
您好Venkat

我试图再次与模拟小阻值的电阻15R ...但仍波形didn't多大改善。i cannot减少任何进一步的长度
， 因为它是最短的连接所有设备....考虑到其他数据线...

后来我试图模拟较低的数据总线连接的设备.. 3和一半的长度为2.6英寸...但
， 这也波形是不是更好...位改善
， 比上半数据总线...我重视的波形..系列电阻22ohms ..<img src="http://images.elektroda.net/38_1209352734_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/> 我无法理解西隧是gng错误...如何提高这个波形..

谢谢
多摩

 
嗨

我新的电路板设计。我想知道什么是可以做的事情
， 我们在电路板设计hyperlynx？？

thanx

 
pramodm说：

嗨我新的电路板设计。
我想知道什么是可以做的事情，我们在电路板设计hyperlynx？？thanx
 
您好Venkat

我重视的净路由..看来处理器cannot处理4个设备的负荷。因此
， 我们试图添加一个缓冲区
， 其结果不改善
， 但仍终止？？有没有...所以我们试图用拉最终都模拟（因为它的多点总线的总线）为1.25V。类似的DDR2。该wavefrom远远胜于无缓冲。但峰峰值不超过2 - 2.5V的..可这是一个问题..<img src="http://images.elektroda.net/32_1209520409_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/>
<img src="http://images.elektroda.net/93_1209520435_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/>
谢谢
多摩

 
s3034585说：

您好Venkat我重视的净路由..
看来处理器cannot处理4个设备的负荷。
因此，我们试图添加一个缓冲区，其结果不改善，但仍终止？？
有没有...
所以我们试图用拉最终都模拟（因为它的多点总线的总线）为1.25V。
类似的DDR2。
该wavefrom远远胜于无缓冲。
但峰峰值不超过2 - 2.5V的..
可这是一个问题..

<img src="http://images.elektroda.net/32_1209520409_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/>
<img src="http://images.elektroda.net/93_1209520435_thumb.jpg" border="0" alt="Signal Intergrity Related issues" title="信号Intergrity相关问题"/> 谢谢

多摩
 
嗨
我不知道多少费用购买软件许可的hyperlynx
为V7.2 ...？
余米新手这个...26秒后增加：嗨
我不知道多少费用购买软件许可的hyperlynx
为V7.2 ...？
余米新手这个...

 
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