关于如何使用“`包括Verilog的”问题

[Guest]

我下载的opencore.org uart16550知识产权。在核心“`包括”可以正常编译，但是当我有我自己的文件中的核心不能正常编译。当我删除“`include”和所有设计文件移动到列表，就可以正常编译。我该工具使用的ModelSim。我遇到这种情况
， 许多倍。我不知道原因。
没有人告诉我。
非常感谢！

 

[joe2moon]

它在C语言使用的相同。

请注意“路径”，由包括使用。

如果不给予正确的文件目录路径，包括无法找到该文件。

 

[Guest]

[No message]

 

[aji_vlsi]

独裁者说：

我下载的opencore.org uart16550知识产权。
在核心“`包括”可以正常编译，但是当我有我自己的文件中的核心不能正常编译。
当我删除“`include”和所有设计文件移动到列表，就可以正常编译。
我该工具使用的ModelSim。
我遇到这种情况，许多倍。
我不知道原因。

没有人告诉我。

非常感谢！

 

[Guest]

此外，您可以使用ncverilog incdir 路径
“路径”就是您要的文件包含的。如果你有一个以上的路径，只需要输入它们放在一起，用“ ”他们之间。

 

[cnspy]

如果我不写“包括”RTL代码。如何处理这件事的工具？为的ModelSim这种/奎斯塔/的Synplify？