关于模拟问题的帮助

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Guest
您好可以看到所有我的Verilog模块测试波和预期的仿真结果是正确的“模拟行为模型”。但是当我做“模拟转换后Verilog模型”，预期的仿真结果是完全不同的，你能告诉什么错？谢谢！
 
请定义“完全不同”。在布线后仿真，你会看到所有的时间延误和倾斜，但整体的逻辑功能，应为你的行为仿真一样，除非你是推动芯片太快。
 
检查theSetUp /保持在模拟过程中违反警告。此外，您将需要运行UR模拟100 NS后，申请输入向量。这100 NS是全局设置复位。可能有其他原因，太需要更多的交代的问题。
 
我想输出由A [16:0]我的地址时pre_ld_Frame_out是1和输出17'bz_zzzz_zzzz_zzzz_zzzz pre_ld_Frame_out是0或输出后45ns我的地址，当模拟Behaviorl型号是确定做模拟后转换的Verilog模型输出[ 16:0]总是17'bz_zzzz_zzzz_zzzz_zzzz我hople，你可以看到更多细节我的模块！
 
[报价]如果一个= 17'bz_zzzz_zzzz_zzzz_zzzz（pre_ld_Frame_out！），否则开始a =地址;＃7，DOUT = 1'b1;＃45 = 17'bz_zzzz_zzzz_zzzz_zzzz; DOUT = 1'b0;月底结束[/QUOTE] 1）延迟是不能合成的，U可能会得到此警告。 2）= 17'bz_zzzz_zzzz_zzzz_zzzz; =>'会做a =地址; =>'U R仿真不匹配，就会完成时pre_ld_Frame_out = 0 A = 17'bz_zzzz_zzzz_zzzz_zzzz; DOUT = 1'b0;应的答案。出现这样的情况呢？
 
有两个画面----->我Behaviorl模拟模型和模拟结果做模拟邮政的翻译
 
行..所以UR的问题，如果我是正确的信号“A”是不是与“地址”后XLATE模拟更新。是吗？那么，U只是做一个简单的练习，可以清除UR这个疑问＆'给ü更多的怀疑，但我可以打赌它会真正帮助U.你只是转移“＃45 = 17'bz_zzzz_zzzz_zzzz_zzzz;”之前“=地址“在（地址）块和UR模拟。
 
我觉得这是什么时候模拟后翻译Verilog模型总是有这些警告警告：XST：854 - “read_a_frame1.v”第24行：忽略最初声明。警告：XST：916 - “read_a_frame1.v”行63：延迟忽略合成。我想知道这是为什么呢？和模拟后翻译Verilog模型是否总是被忽略的延迟，谢谢！
 
这不是模拟器的忽略了延时语句，它的物理合成，布局和布线工具。 FPGA / CPLD的不包含任意延迟线，因此它无法实现你的要求延迟。这是一个根本性的问题。你需要找到一些其他的方式（也许一个移位寄存器，或可能是一个DLL）来生成您想要的延迟。那些最初的声明，警告是令人沮丧的的。为FPGA / CPLD * *可以实施最初始条件，但综合工具简单地选择不理会他们。也许有一天，这些工具将变得更聪明。
 
[报价= echo47]。你需要找到一些其他的方式（也许一个移位寄存器，或可能是一个DLL）来生成您想要的延迟。 [/QUOTE]你能给我一些例子来实施我的模块！非常感谢你！
 
您好可以看到所有我的Verilog模块测试波和预期的仿真结果是正确的“模拟行为模型”。但是当我做“模拟转换后Verilog模型”，预期的仿真结果是完全不同的，你能告诉什么错？谢谢！
 
我不能提供有用的例子，因为他们将大量依靠你现有的设计，时钟速率，芯片类型，并有多远，你可以偏离，45ns的目标。也许你有一个20MHz的时钟。也许你可以简单地通过你的信号通过一个时钟触发器的D - 50ns的延迟。也许50ns的是足够接近45ns。也许您的设备包含的DLL。也许你可以设定其中一个生成一个新的时钟，是从主时钟歪斜由45ns。也许你可以用它来生成您的延迟信号。 DLL的抖动，也许不会造成任何麻烦。太多maybes！我会尝试重新设计，所以一切都发生漂亮和干净的时钟边沿的时序。有时需要增加的时钟速率。
 
请定义“完全不同”。在布线后仿真，你会看到所有的时间延误和倾斜，但整体的逻辑功能，应为你的行为仿真一样，除非你是推动芯片太快。
 
谢谢echo47我知道你的手段！我只是想控制SRAM读数据。SRAM的读时序要求我这个延迟，我想用Xilinx的Spartan 2实现我的设计！我可以给我SRAM的读时序行政长官OE UB LB是由状态机控制，所以我只是用DOUT的通知数据已准备就绪，可以得到，如果A = 17'bz_zzzz_zzzz_zzzz_zzzz（pre_ld_Frame_out！），否则开始a =地址; / /当条件满足的地址＃7，DOUT = 1'b1; / / tOHA结束时，DOUT通知数据就绪＃45 = 17'bz_zzzz_zzzz_zzzz_zzzz; / /清除地址DOUT = 1'b0; / /清除DOUT结束
 
检查theSetUp /保持在模拟过程中违反警告。此外，您将需要运行UR模拟100 NS后，申请输入向量。这100 NS是全局设置复位。可能有其他原因，太需要更多的交代的问题。
 
我想输出由A [16:0]我的地址时pre_ld_Frame_out是1和输出17'bz_zzzz_zzzz_zzzz_zzzz pre_ld_Frame_out是0或输出后45ns我的地址，当模拟Behaviorl型号是确定做模拟后转换的Verilog模型输出[ 16:0]总是17'bz_zzzz_zzzz_zzzz_zzzz我hople，你可以看到更多细节我的模块！
 
我很好奇，为什么你需要浮动（设置到Z）地址总线。你与其他设备共享总线？如果您的SRAM连接到FPGA，那么您可能会尝试太硬，使你的信号外观酷似SRAM数据表。您可能不需要浮动的地址总线，或担心tOHA，或清除DOUT零，或等待完全45ns。从静态SRAM读的典型方法是输出一个时钟上的地址和控制信号，然后锁在以后的时钟（后TAA）读取数据。如果你真的需要浮动的地址总线，那么你就可以这样做你锁存器读取数据的同时。但通常需要将浮动的唯一信号是数据总线，因此可以切换从写作到阅读。
 
[报价]如果一个= 17'bz_zzzz_zzzz_zzzz_zzzz（pre_ld_Frame_out！），否则开始a =地址;＃7，DOUT = 1'b1;＃45 = 17'bz_zzzz_zzzz_zzzz_zzzz; DOUT = 1'b0;月底结束[/QUOTE] 1）延迟是不能合成的，U可能会得到此警告。 2）= 17'bz_zzzz_zzzz_zzzz_zzzz; =>'会做a =地址; =>'U R仿真不匹配，就会完成时pre_ld_Frame_out = 0 A = 17'bz_zzzz_zzzz_zzzz_zzzz; DOUT = 1'b0;应的答案。出现这样的情况呢？
 
有两个画面----->我Behaviorl模拟模型和模拟结果做模拟邮政的翻译
 
谢谢echo47我想用我的FPGA控制SRAM和同时当一个SRAM读另一个SRAM的写！当帧图像是抓住两个SRAM的功能改变每个其他[报价]的典型方式读取从静态的SRAM来输出一个时钟上的地址和控制信号，并然后锁存一个后来的时钟（后TAA）的读取数据。如果你真的需要浮动的地址总线，那么你就可以这样做你锁存器读取数据的同时。但通常唯一的信号，即需要浮动的数据总线，所以你可以切换从写作阅读[/QUOTE]你能给我一些例子吗？
 
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