关于Altera的DDR2控制器IP核

[verilog_always]

嗨
我使用第一次Altera的IP核心。我从Altera产生的DDR2控制器IP，我要通过使用的ModelSim检查它是否正在R不它。不过
， 我不能这样做。任何能在这方面帮助,,,,,,
最后由verilog_always编辑于2007年5月4日17点33分，编辑2次共

 

[odeafeiner]

你包括Altera的道路DDR2的IP库？

 

[verilog_always]

我是新手这个工具
， 我运行LINUX的的ModelSim。在那里
， 我将库文件altera_mf.v 220model.v sgate.v。所以
， 除了的形式做什么u能请指导我..

 

[elektrom]

希望这个例子脚本可以帮助你对DDR2知识产权在ModelSim编译。请尝试编译所有文件
， 以正确的库。

_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/ _/_/_/_/_/_/_/_/_/_/_/
＃图书馆映射
vlib工作
V形图工作的工作

vlib auk_ddr_user_lib
V形图auk_ddr_user_lib auk_ddr_user_lib

＃编译复员模型
沃客工的工作。/结核病/ ddr.v
沃客工的工作。/结核病/ ddr_dimm_model_micron.v

＃编译复员锁相环
沃客工auk_ddr_user_lib .. / alt_megacore / ddr_pll_stratixii / ddr_pll_stratixii.v
＃编译复员梅格（在）的核心
沃客工auk_ddr_user_lib荤：/ Altera公司/梅格（上）core/ddr_ddr2_sdram-v3.4.0/lib/example_lfsr8.v

＃编译复员梅格（在）的核心
沃客工auk_ddr_user_lib。/ Verilog设计/ ddr_megacore / ddr_megacore_auk_ddr_dqs_group.v
沃客工auk_ddr_user_lib。/ Verilog设计/ ddr_megacore / ddr_megacore_auk_ddr_clk_gen.v
沃客工auk_ddr_user_lib。/ Verilog设计/ ddr_megacore / ddr_megacore_auk_ddr_datapath.v
沃客工auk_ddr_user_lib。/ Verilog设计/ ddr_megacore / ddr_megacore.vo
沃客工auk_ddr_user_lib。/ Verilog设计/ ddr_megacore / ddr_megacore_example_driver.v
沃客工auk_ddr_user_lib。/ Verilog设计/ ddr_megacore / ddr_megacore_auk_ddr_dll.v

 

[Guest]

嗨，
首先改变的ModelSim项目目录
， 以project_folder - “测试基准”的ModelSim。
然后在命令窗口中键入以下。

集memory_mode_xxx.v
其中xxx.v是内存使用的行为模式。
来源yyy.tcl
其中yyy.tcl是核心产生的u'll Tcl脚本中找到测试平台，“ModelSim的文件夹。
如果有任何问题
， 暂要求乌拉圭回合querries ...
我目前正在为它...和我的地狱了很多时间来开始模拟...一切都是我当时缺少：）
关心

 

[verilog_always]

您好肌电

下面的命令不能正常工作
Vlib auk_ddr_user_lib u能请帮助我在这方面19分钟后添加：您好帕拉姆
u能请详细解释

 

[Guest]

嗨，
没有ü尝试我所说的...???
首先打开的ModelSim ...
然后将目录更改为其中的ModelSim文件夹是由核心产生的路径。[ü可以通过打开的ModelSim的目录>“文件->”更改目录->浏览
“ 文件夹说]
然后键入“设置memory_model ddr2.v”（dont使用引号：）在modelsin命令窗口，）其中ddr2.v是您的存储设备，U可以下载相应的存储设备供应商的行为模型。接下来的U shud作出适当修改的核心产生的测试平台根据所u必须下载的模式，即在测试平台ü，要下载的实例的内存模型。
然后运行所产生的核心指挥模拟Tcl脚本：
来源*. *. TCL集团在TCL是核心文件夹中生成的ModelSim。
正确按照上述三个步骤
， 并获得该项目的模拟
一切顺利
谢意和慰问

 

[verilog_always]

然后运行所产生的核心指挥模拟Tcl脚本：
来源*. *. TCL集团在TCL是核心文件夹中生成的ModelSim。
正确按照上述三个步骤
， 并获得该项目的模拟
一切顺利
谢意和慰问[/帖]
您好帕拉姆，
谢谢回应你，我做了同样的事情ü曾表示.........
不过
， 我收到下面的错误

错误：（vsim - 3033）../../ddr2_ctrl_auk_ddr_sdram.v（250）：实例化的'auk_ddr_controller失败。设计单位没有被发现。

我使用Verilog和这不是在它的Verilog模型
， 而不是用VHDL产生的生成

 

[Guest]

[No message]

 

[odeafeiner]

嗨，

如果您按照用户的行会，应该没有问题。

有一件事你必须确保你不
使用DDR2的合成文件时
， 你的模拟。
你应该使用xx.vo（模拟）文件不xx.v（综合）文件。我记得“auk_ddr_controller”是综合。