具有更高的增益运算放大器，1.8 V 0.15供应？

[ccw27]

下面的放大器具有更高的增益？我可以期待什么范围内的增益使用1.8V电源放大器在0.15过程中，70分贝？我想设计一个我能带隙的运算放大器，需要一个具有高增益。我试图避免了传统的2阶段运放，因为它要求赔偿，因此较高的区域。我打开我OPAMP的其他建议。谢谢

 

[rambus_ddr]

我认为首先自级联输出可以得到更高的增益，二是不容易提高增益，由于增益输出阶段主要收购。但在第一次输出摆幅小，但我认为这符合我们的带隙误差运算放大器的应用。第二个原因是带隙的Vbe低，所以它需要一个PMOS输入。

 

[Mline7]

PMOS输入对共模输入似乎是合理的的，除非你使用了亚阈值NMOS输入对弱反转。我劝你去调查折叠级联OPA的，它结合了cascoding优势和低电压操作一个单一的舞台上。

 

[chinito]

我想你更好地与第二类型，因为你有低电压和不起cacode输出级，因为你将失去很多的余量。您可以做一些事情来提高增益，级联输出级的电压裕量的更高的要求，将需要大量的迭代。

 

[ccw27]

我应该用什么运放偏置带隙的设计？ PTAT，带隙或常数GM？谢谢

 

[jordan76]

我在这个主题很感兴趣，说实话。对于您的应用程序的带隙，运算放大器需要至少有以下特点：1.very高增益（> 80分贝更好）2.very低失调电压VOS（

 

[leebluer]

我更喜欢你使用的第二结构，以实现在1.8V VDD amplifer。我觉得这是更适合的带隙。首先，你应该知道的最小VDD的amplifer可以工作在两个不同的结构，那么你会得到一些线索选择。

 

[wee_liang]

第二选项是更好的。第一选项烧伤的电流过大（记住，你仍然需要创建偏置电压为cascodes）。事实上，我建议你使用一个简单的差异对一开始OPAMP积极负荷。你会惊喜带隙的表现可能不会那么糟糕。记住：保持电路简单，几乎都是在模拟电路设计的最好的事情。

 

[eda4you]

如果不是第一顺序优先级的功耗，使用最初的设计。级联会为您提供高增益。也许是更好地使用N -输入对的，因为通常是用一个“大”电容“（ñ MOS具有较高的噪音数字）缓冲输出coltage。偏压是不是一个主导设计标准，因为它更重要的是高增益，但你必须调整偏置性能达到您的规格为小偏移电压。