内存在的Verilog

[Guest]

大家好...
谁能告诉我如何在Verilog的程序内存？
我想14 128深宽记忆...
thx了很多...

 

[j_andr]

这个例子可以帮助？

代码：模块verilog_dual_port_ram

（

输入[（d_宽- 1）：0]的数据，

输入[（A_WIDTH - 1）：0] read_addr，write_addr，

输入我们，时钟，

输出第[（d_宽- 1）：0]问

）;参数d_宽=？？？; / /您的参数

参数A_WIDTH =？？？;第[d_宽- 1：0]内存[2 ** A_WIDTH - 1：0];总是@（posedge时钟）

开始

如果（我们）

拉姆[write_addr]“=数据;

q“=公羊[read_addr];

末端endmodule

 

[Guest]

thx alooot

 

[Guest]

[No message]

 

[www.testbench.in]

对于单在读第一个模式端口RAM
单在写第一种模式端口RAM
单在没有变化的模式端口RAM
单与异步读端口RAM
单以“假”同步读口RAM
单用同步读口RAM（阅读）
Verilog的一个单端口块RAM的代码使
Verilog代码的双异步读端口RAM
Verilog代码的双虚假同步读口RAM
Verilog的一个双端口的同步读内存代码（阅读）
Verilog代码的双与每个端口上启用端口RAM

看看
www.asic.co.in关心
戈皮
www.testbench.in

 

[pini_1]

请参阅完整的例子在
代码下载：奴隶的SDIO代码：：http://bknpk.no-ip.biz/SDIO/doc_1.html
Matbe它可以帮助您。defparam u_rom13.INIT =
256'b1111111111111111111111111111111100000000000000000000000000000000111111111
defparam u_rom14.INIT =
256'b1111111111111111111111111111111111111111111111111111111111111111000000000
defparam u_rom15.INIT =
256'b1111111111111111111111111111111111111111111111111111111111111111111111111
/ /
ROM256X1 u_rom0（
。Ø（海外[0]），
。累啊（1 [0]），
。格A1（1 [1]），
。酶A2（1 [2]），
。Å3（1 [3]），
。A4（1 [4]），
。A5系列（1 [5]），
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。答7（1 [7]）
）; / / ROM256X1 u_rom0