内存：小问题

[sameem_shabbir]

我抄了语言模板提供inpri = oject航海家作出块RAM

政府在这梯形块RAM任何限制或这只是第数组。

现在
， 我应该给的数据和升级的积极边缘时钟的地址
或者我应该提升在negedge时钟地址
， 给在posedge数据。

这是会更好地工作

 

[xtcx]

我想没有梯形除了读或写的限制。第一地点的地址
， 然后启用读\ write.So据我所使用的RAM块，输出将始终锁定块RAM地址从点（）。所以
， 如果你给的新地址的读取功能，它会自动闭锁
， 处理的数据。

 

[darylz]

你可以从FPGA的数据表的时间规范。，你更好的发射和在同一样品的边缘。

 

[Guest]

[No message]

 

[echo47]

你提到项目浏览器，所以我假设你指的是一个现代化的Xilinx FPGA中。RAM块是一个友好的同步设备使用积极的时钟边沿。它的行为就像一个大寄存器阵列，尽管时钟到输出延迟通常比1片触发器慢。在大多数项目中您不必担心RAM块的精确定时的细节不多，但是如果你需要他们看到的“开关特性”FPGA的数据资料部分。

赛灵思FPGA提供一些特殊的Block RAM如可选的输出寄存器
， 提高了时钟到输出延迟功能。阅读有关在特定的FPGA用户指南的各种功能。