内部三态总线

[kslim]

无论使用与否，我有一个代码
， 其中蕴藏着巨大的内部三态总线，而且几乎可以肯定
， 我（或希望）重复使用的全部代码。在劳动教养，有一个具体的上拉的Verilog关键字来驱动总线高时态缓冲器被禁用。

直流是否明白这一点上拉声明推断一些resitive因素拉动巴士？我估计没有，开始不知道如何推断拉动的ASIC流电阻。

 

[jackson_peng]

那么，DC是不是唯一的问题，仍手续，密度泛函，STA的遗骸。

作为区，关键的问题是逻辑映射和libray准备。

此外我dont相信加入三态逻辑，benifet很多，对于时序，功耗和面积。

 

[Guest]

[No message]

 

[yln2k2]

嗨，

我看到I / O单元具备这些能力，这是完全定制细胞。
但我不认为我们可以做的RTL代码相同？

感谢和关心
yln