双口RAM仿真问题..

[jelydonut]

我试着写一个模块
， 这将像双端口RAM用于模拟目的总是使用2次盖帽，但由于某种原因
， 当我试图在ncverilog模拟它说
， 跑这么多纳秒的波形窗口
， 但仍然是空的
， 没有波形它..

有谁知道我可能是做错了什么？代码是这样的约..

永远@ （ posedge clka ）
如果（弱）
膜[ addra ] “ =天;

永远@ （ posedge clkb ）
如果（网络）
膜[ addrb ] “ =迪卜;

jelydonut

 

[Guest]

你的意思是说
， 即使您的输入（县）没有出现在波形或产出？

您需要断言我们面前的时钟上升沿和地址必须在稳定的时钟边缘以及。

 

[Guest]

[No message]

 

[veluv]

您好

希望ü已初始化的内存吗？

关心
Velu.V