发现在合成的Verilog代码crtitical路径

S

sudheerprasad

Guest
您好，我想知道的十大（可能会有所不同）在我的设计的关键路径，可以做到在设计理念，同时doin合成或合成的Verilog文件，我应该采取使用任何其他Synopsys的工具
 
是的，你可以找到你使用的设计理念的关键路径。请为report_timing您的手册。 10 report_timing - MAX_PATH将报告定时组的10％最差的路径。
 
你应该合成的电路，然后找到最长的路径取决于农闲...达到或NEG ..和到达时间差异FF ...
 
您可以使用您的合成脚本无论是设计编译器（DC）或黄金时间（PT），写一个DDC格式的网表（DDC的文件中嵌入的制约，使）一旦你做合成和产生的DDC文件，读到DC或PT。然后做一个report_timing nworst 10 - max_paths 10。这将给排名前10位的关键路径（与最大的消极懈怠，用最小的积极懈怠，或者如果它通过定时）
 
我们可以findout最大正松弛即至少推迟的路径
 
您可以尝试使用- slack_greater_than report_timing选项
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top