可以使用模块的Verilog VHDL模块组合在一起？

W

walkon

Guest
请问我使用Verilog模块来驱动VHDL模型？因为我想目前的实数，但似乎Verilog的甚至不能支持真正的数组。所以，我能使用VHDL做一个Verilog模块与驱动实数计算？感谢。
 
有几个包支持的Altera Quartus一样，赛灵思ISE和Synplify Pro的混合语言条目的ispLEVER不... ...这里已经讨论过几次... ...你搜索之前张贴你的问题？我猜不（O;，告诉我..为什么你张贴在“模拟电路设计”的问题？？
 
两个问题：1 - 什么的ispLEVER？ 2 - 可以合成了这种混合模式？ TNX
 
[报价]两个问题：1 - 什么的ispLEVER [/QUOTE]软件从他们的设备莱迪思工具。本来可以通过回答快速谷歌搜索！ [报价] 2 - 可这种混合模式合成了[/QUOTE]你认为这意味着，当我说上面提到的工具支持混合语言？他们是“综合”的工具！
 
您好，感谢ü答复非常多。其次，我只是意识到，我在错误的董事会公布。我试图找到我的模拟电路设计后刚才。嘿嘿我想我张贴在那里，但似乎没有。我很抱歉造成您的不便我带。
 
此外，通过回顾前面的讨论，我得到的想法，它可以工作。而我之所以需要使用VHDL是因为我要处理一些实数。并可能在Verilog的端口被定义为真正的阵列格式？
 
你可以使用模块端口输出为Verilog的实际张数，您需要使用$ bitstoreal美元realtobits系统功能！检查与Cadence Verilog使用者GUID
 
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