G
guwen517
Guest
我是一个较新的在这一领域，可以告诉我是什么人的优势是他们已经分开？ ？
其中语文
， 我应该学习，
一些公司使用VHDL语言，他人使用vrilog ，我感到非常困惑。
谢谢您
其中语文
， 我应该学习，
一些公司使用VHDL语言，他人使用vrilog ，我感到非常困惑。
谢谢您
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B
brmadhukar
Guest
没有多少。
ü可以使用同样的工作。
更受欢迎的VHDL和意义富勒学习
ü可以使用同样的工作。
更受欢迎的VHDL和意义富勒学习
E
eltonjohn
Guest
Verilog或VHDL .. ？
这两种语言是相同的， ..中的意义
， 你可以做同样的事情..逻辑综合和仿真..和您可以转换从一个到其他..
Verilog的有较少约束语法..有点像C ..数据类型很少..但足以！
VHDL语言是一种语言
， 是为了描述电子硬件和其他机械系统..在这意义的VHDL是有点麻烦
因为你必须界定或处理更多类型的物品。所以有点更像艾达。但是
， 为了uderstand语言不是很复杂的。 ， ， 。这个问题在这两种语言是学习如何表达你想要的操作该语言。
， 如果需要一些时间来获得足够的洞察力
， 这两种语言。
我开始与我现在的Verilog和VHDL语言完全只能做我不觉得我失去了一些优势
， Verilog或这是一个重大的成就
， 以了解的VHDL ...只要是具有同等..但我认为现在的VHDL更广泛..如果ibuy评价板的例子来的VHDL ..该研究论文的主要工作的VHDL我看到的VHDL更经常到处此天。
这两种语言是相同的， ..中的意义
， 你可以做同样的事情..逻辑综合和仿真..和您可以转换从一个到其他..
Verilog的有较少约束语法..有点像C ..数据类型很少..但足以！
VHDL语言是一种语言
， 是为了描述电子硬件和其他机械系统..在这意义的VHDL是有点麻烦
因为你必须界定或处理更多类型的物品。所以有点更像艾达。但是
， 为了uderstand语言不是很复杂的。 ， ， 。这个问题在这两种语言是学习如何表达你想要的操作该语言。
， 如果需要一些时间来获得足够的洞察力
， 这两种语言。
我开始与我现在的Verilog和VHDL语言完全只能做我不觉得我失去了一些优势
， Verilog或这是一个重大的成就
， 以了解的VHDL ...只要是具有同等..但我认为现在的VHDL更广泛..如果ibuy评价板的例子来的VHDL ..该研究论文的主要工作的VHDL我看到的VHDL更经常到处此天。
V
videohu
Guest
VHDL和Verilog只有语言。他们都做硬件设计。如果你有一些backgrounding C语言，你会发现很容易掌握的Verilog 。今后， Verilog的是更广泛的欢迎。
G
Guest
Guest
VHDL语言是老年人
， 更成立。Verilog的是新的。
最流行的标准是VHDL语言。不是因为它
的 好，而是因为它
的 老年人
， 更成立。你可以看到它
的 '
C '和'帕斯卡尔（或德尔福） 。
VHDL语言更比Verilog的词汇，在道路
， 要实现同样的事情，你必须输入更多的东西。阿100KB VHDL语言文字源文件可相当于50 〜 75K的Verilog的源文件。
VHDL的主要是一些组织时所作的方式希望表达硬件功能的语言。Verilog的做同样的事情，但经过多年的取得新的发现和研究。例如， FPGA的不存在或困惑时
， VHDL语言的存在。当Verilog的是bord ，
ASIC 和FPGA的人更占主导地位。其结果是，有一些语法的Verilog表示低级别的功能，如门级建模的例子。VHDL的是更高的层次，虽然有些扩张已加入到一个较低的水平，但它还是为低一级的Verilog 。
然而，有一件事是Verilog的缺乏，
即 VHDL语言有，是图书馆。在VHDL语言，您可以创建图书馆，在那里用Verilog ，你不能。用Verilog ，您需要有所有的源文件并重新编译一切每次。例如，如果您使用了一堆源文件描述了IP核心的一个项目，需要使用该核心的另一个项目，你需要的运输和维护所有这些源文件。
有人说
， 最FPGA设计使用VHDL语言，在ASIC设计师使用Verilog ，但有例外。
如果您不知道的，不过熟悉编程languare喜欢
的 '
C ' ，然后将Verilog的简单得多比VHDL语言学习，因为有许多相似之处一个编程语言。
例子4至1多路复用器：
VHDL语言：
码：图书馆的IEEE ;
使用IEEE.std_logic_1164.all ;
使用IEEE.std_logic_unsigned.all ;实体if_ex是
端口（选择：在STD_LOGIC_VECTOR （ 1 downto 0 ） ;
甲，乙，丙，丁：在STD_LOGIC ;
MUX_OUT ：出STD_LOGIC ） ;
为此if_ex ;建筑行为的if_ex是
开始IF_PRO ：过程（选择，甲，乙，丙，丁）
开始
如果（选择= “ 00 ” ） ，然后
MUX_OUT “ =甲;
elsif （的SEL = “ 01 ” ） ，然后
MUX_OUT “ = B的;
elsif （的SEL = “ 10 ” ） ，然后
MUX_OUT “ = C的;
elsif （的SEL = “ 11 ” ） ，然后
MUX_OUT “ = D的;
其他的
MUX_OUT “ = '0 ' ;
如果结束;
结束进程;为此行为;
， 更成立。Verilog的是新的。
最流行的标准是VHDL语言。不是因为它
的 好，而是因为它
的 老年人
， 更成立。你可以看到它
的 '
C '和'帕斯卡尔（或德尔福） 。
VHDL语言更比Verilog的词汇，在道路
， 要实现同样的事情，你必须输入更多的东西。阿100KB VHDL语言文字源文件可相当于50 〜 75K的Verilog的源文件。
VHDL的主要是一些组织时所作的方式希望表达硬件功能的语言。Verilog的做同样的事情，但经过多年的取得新的发现和研究。例如， FPGA的不存在或困惑时
， VHDL语言的存在。当Verilog的是bord ，
ASIC 和FPGA的人更占主导地位。其结果是，有一些语法的Verilog表示低级别的功能，如门级建模的例子。VHDL的是更高的层次，虽然有些扩张已加入到一个较低的水平，但它还是为低一级的Verilog 。
然而，有一件事是Verilog的缺乏，
即 VHDL语言有，是图书馆。在VHDL语言，您可以创建图书馆，在那里用Verilog ，你不能。用Verilog ，您需要有所有的源文件并重新编译一切每次。例如，如果您使用了一堆源文件描述了IP核心的一个项目，需要使用该核心的另一个项目，你需要的运输和维护所有这些源文件。
有人说
， 最FPGA设计使用VHDL语言，在ASIC设计师使用Verilog ，但有例外。
如果您不知道的，不过熟悉编程languare喜欢
的 '
C ' ，然后将Verilog的简单得多比VHDL语言学习，因为有许多相似之处一个编程语言。
例子4至1多路复用器：
VHDL语言：
码：图书馆的IEEE ;
使用IEEE.std_logic_1164.all ;
使用IEEE.std_logic_unsigned.all ;实体if_ex是
端口（选择：在STD_LOGIC_VECTOR （ 1 downto 0 ） ;
甲，乙，丙，丁：在STD_LOGIC ;
MUX_OUT ：出STD_LOGIC ） ;
为此if_ex ;建筑行为的if_ex是
开始IF_PRO ：过程（选择，甲，乙，丙，丁）
开始
如果（选择= “ 00 ” ） ，然后
MUX_OUT “ =甲;
elsif （的SEL = “ 01 ” ） ，然后
MUX_OUT “ = B的;
elsif （的SEL = “ 10 ” ） ，然后
MUX_OUT “ = C的;
elsif （的SEL = “ 11 ” ） ，然后
MUX_OUT “ = D的;
其他的
MUX_OUT “ = '0 ' ;
如果结束;
结束进程;为此行为;
D
DrDolittle
Guest
首席差异的VHDL是用来在行业层面
， 而Verilog的是用来在大学一级。
Verilog的是更方便地了解到
， 很多图书VHDl.There根据这些议题的清单EDA.As无数的IAM遏制
， 使link.Make搜索和你会发现more.Sorry的。
关心
drdolittle
<img src="images/smiles/icon_smile.gif" alt="微笑" border="0" />
， 而Verilog的是用来在大学一级。
Verilog的是更方便地了解到
， 很多图书VHDl.There根据这些议题的清单EDA.As无数的IAM遏制
， 使link.Make搜索和你会发现more.Sorry的。
关心
drdolittle
<img src="images/smiles/icon_smile.gif" alt="微笑" border="0" />
G
Guest
Guest
在Verilog的是更多的方便初学者使用，它能够更好地理解。之后
， 你可真会的Verilog您将发现的VHDL和Verilog的是同样的期待一些关键词和语法
， 你可真会的Verilog您将发现的VHDL和Verilog的是同样的期待一些关键词和语法
S
spauls
Guest
基于VHDL语言是Ada语言和Verilog是C语言，
Verilog的是简单的学习
Verilog的是简单的学习
V
vibhute_r_p
Guest
Verilog的将创造大量的问题
， 模拟如果你还没有decleared港口
及 蚊帐正确方向。
VHDL语言将拟订时错误在这种情况下
，
， 模拟如果你还没有decleared港口
及 蚊帐正确方向。
VHDL语言将拟订时错误在这种情况下
，