可能建立一个全加器电路2-4解码器...

S

student2005

Guest
是否有可能建立一个全加器电路使用2-4解码器
和 或门?请告知方法
, 如果有可能。非常感谢。

 
这是不可能建立加法器使用的解码器
但全加器有3个投入
, 让您应基本上使用
3点08分 解码器

道理很简单的全加器有2个产出-萨姆和执行
现在使用的投入
, 全加AB公司和C (前进行)作为输入到解码器
根据国家的投入产出线将会是0或1
现在使用A或门
, 或线路有1输出的理想状态中的投入
采用同样的执行太

 
当然了
, 您可以
所有的m * n您可以从2-4译码器
非常抱歉,您需要登录以查看此附件

 
号顺写道:

所有的m * n您可以从2-4译码器
 
在VHDL语言

总结“ = 1异或b异或carry_in ; -每个是1位
carry_out “ = (
A 和B )或(
A 和carry_in )或( B和carry_in ) ; -要么2输入1然后是进行

我们需要回合7基本逻辑门...盖茨需要多少建设解码器?它具有成本效益?

我不知道是更好的方式来使用的解码器作为乘数
, 因此无需复杂的算法要求...

关心,


 
藻写道:

...
我们需要回合7基本逻辑门...
盖茨需要多少建设解码器?
它具有成本效益?
 
如u可以
角 ...

码:

carry_out “ = ( A和B )或( A和carry_in )或( B和carry_in ) ;
 
藻写道:

如u可以角...码:

carry_out “ = ( A和B )或( A和carry_in )或( B和carry_in ) ;
 
抱歉误导
美国 ..我使用的高密度代码n做基于CPLD / FPGA的...

硬件生成(合成输出)是基本的盖茨....唯一或,
并 异或门的使用(如在我的代码)....没有解码器的需要

对乌拉圭回合的情况下...在输出的解码器
, 总有一个'1 '和其他'0 ' ...

码:输入(中一,中二)输出(第三季度,第二季度,第一季度, q0 ) adder_output (女)

投入00 = “输出0001 0

投入01 = “输出0010 1

投入10 = “输出0100 1

投入11 = “输出1000 0

 
我认为2至4解码器就足以执行一个半加器。但我
不敢 肯定是否有2 - T0分离性- 4解码器
, 足以执行一个全加或不。或者,我们需要两个2比4的解码器
, 以执行一个全加器?

请告知...

 
全加需要3输入; A和
B & “执行中”
和2个输出需要;楼
及 “搞”

所以像以前的人提到瓦德...ü需要3-8解码器
, 而不是2-4解码器...

反正...我想再次..这是非常有趣的建设全加用解码器N或门...

使用此2逻辑....mayb我们能够建立一个非门
, 以及...ñ解决逆部分布尔方程...

我认为
, 1解码器不enuff ...如果约束是使用解码器N或门只...2可能b enuff ...

关心,


 
号顺写道:

当然了,您可以

所有的m * n您可以从2-4译码器
 
我不知道他的意思一叠以及...mayb ü可以等待他的答复或U可以尝试下午他...

我不理解他的方程以及....

<img src="http://www.edaboard.com/images/smiles/icon_razz.gif" alt="非难" border="0" />关心,


 
有可能建立一个全加器采用
2时04 解码器额外使能输入。

您将需要2
2时04 解码器,一个门和2个4输入或门:

可以做到这一点
, 使投入的甲,
乙 双方的解码器和' 〜 C的作为使投入1解码器,和'
C '
类 为使投入第二解码器。输出线1,2,4,7或男女给总之,和输出线3,5,6,7或性别
, 使执行。(输出线路的编号从0到3的12月1日和4日至7日为12月2日) 。

如果您不能使用一个门,那么你将需要3
二点04 解码器,其中一个额外的解码器是用来执行无法正常运作。
希望这会有所帮助。

 
我试图实施全加2-4解码器使用了两个和三个2输入或门。事实表和执行这条赛道中显示附图。请告知是否有错误。非常感谢。<img src="http://img.photobucket.com/albums/v608/zhaopian/TruthTable.gif" border="0" alt=""/>

<img src="http://img.photobucket.com/albums/v608/zhaopian/Full_Adder_2_4_decoder.gif" border="0" alt=""/>
 

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