同步器的FPGA实现

[suquid29]

喂，

我想执行数同步器（准同步，周期等）VirtexII脯氨酸（用VHDL）。

1。可有人点我在那里我可以找到同步器的代码？
我已经试过谷歌
， 但没有运气...
2。什么是最好的方式来实现可配置的延时在FPGA上线？
我已经想到了一个缓冲多路复用器广泛，但该决议是穷人。

由于先进的！

 

[j_andr]

报价：

什么是最好的方式来实现可配置的延时在FPGA上线？

 

[Guest]

我喜欢听到第一个规范。

 

[suquid29]

感谢您的答复！

我会尽量更具体。
一个项目
， 我在大学工作的一部分，是落实各项同步器使用VirtexII脯氨酸。

一个例子是：<img src="http://images.elektroda.net/35_1215211002_thumb.jpg" border="0" alt="Synchronizers on FPGA" title="同步器的FPGA实现"/> 我想有能力创建一个精确的延迟（t_i在绘图在实验室测试）（由配置寄存器）。虽然我已经选中，其相当困难的事情，因为事实上
， 在合成和PAR，工具击溃的连接非常随机。

我的问题是如何控制我的测试过程中的延误，或者如果这不可能，在公共行政改革创造电路中延迟线。

另一个问题是
， 我可以在哪里找到同步器的VHDL代码（先进先出，数据延迟等）。我已经试过谷歌没有成功。

谢谢！

 

[Guest]

[No message]

 

[j_andr]

but the picture tells me nothing of your requirements;

抱歉 suquid
但图片告诉我你的要求什么;
更重要的是我与赛灵思FPGA架构的熟悉
， 但
与他们没有经验;
失踪的消息是范围和相移一步你需要;
[从您的附图片我猜你需要把时钟信号
不是随机脉冲];

第一-仔细阅读DCM的说明是否以及如何可以改变
输出的时钟相位，DCM公司看来
， 最简单的方法对我来说，
参考时钟可以是DCM的模块的输入，DCM的本身
在不改变产量frq工程。作为'移相器';
第二-读伊势/的Virtex一个DLL模块，这种模块手册的描述，
从用户的角度来看，没有什么不只是一种延迟线;
第三-您可以强制29/3/93工具放置一个特定的单元格
， 你想，
见floorplaning节上你的工具手册，carefull floorplanig会
允许你建立良好的一系列细胞时钟信号延迟线
要周游throu及多地选择所需的延误;
和最后-如果你可以延迟自来水一样大〜2ns的您可以使用
我已经在以前的帖子介绍的解决方案-扫描信号
与您的FPGA，允许的扫描速度最快的时钟都斜坡
时钟你可以生产出DCM的模块;

报价：

哪里可以找到同步器的VHDL代码（先进先出，数据延迟等）