Aug 28, 2011 #1 V voho Guest 所有的配置加载到FPGA内部配置存储器的设计比特流的过程。回读是读取数据的过程。如果有人可以帮助我，如果一直这样做的：CAPTURE_VIRTEX组件是在FPGA设计用于控制所有寄存器的逻辑状态时，捕获到配置存储器。 CLK引脚可drivenby任何时钟源，将同步捕获寄存器的逻辑状态的变化。谢谢的问候
所有的配置加载到FPGA内部配置存储器的设计比特流的过程。回读是读取数据的过程。如果有人可以帮助我，如果一直这样做的：CAPTURE_VIRTEX组件是在FPGA设计用于控制所有寄存器的逻辑状态时，捕获到配置存储器。 CLK引脚可drivenby任何时钟源，将同步捕获寄存器的逻辑状态的变化。谢谢的问候
