在合成Constrainig ..??? Doubht

D

dcreddy1980

Guest
嗨,

我有一个stnthesis制约doubht ...特别是我们要有一个时钟延迟到输入/输出延迟或不...以下哪一个是正确的方法......或有任何错误plz让我知道:第一种方法:

DESIGN_NAME =“温度”
current_design DESIGN_NAME

/ *变量* /
CLK_PERIOD = 2.0
CLK_PERIODH = 1.2
不确定度= 0.1
潜伏期= 0.6

uniquify

链接/ *时钟* /
create_clock磷CLK_PERIOD氮时钟波形(0)找到CLK_PERIODH(端口,时钟)
set_clock_latency潜伏期找到(端口,时钟)
set_clock_uncertainty不确定性找到(端口,时钟)
set_dont_touch_network时钟/ * set_max_transition * /
set_max_transition 0.25 DESIGN_NAME

/ *复位* /
set_false_path从rst_b
set_dont_touch_network找到(港口,rst_b)

/ *假定300防空时钟- “输出和15pS跟踪延迟* /
set_input_delay时钟clk_i 0.315 潜伏期找到(港口,泉)
set_input_delay时钟clk_i 0.315 潜伏期找到(端口,本)
/ *假定300防空时钟- “输出,180pS水平的逻辑和50ns的延迟跟踪* /
set_input_delay时钟clk_i 0.430 潜伏期找到(港口,霉素)
set_input_delay时钟clk_i 0.430 潜伏期找到(端口,德国DIN)
/ *假定300防空时钟- “输出,480pS水平的逻辑和50ns的延迟跟踪* /
set_input_delay时钟clk_i 0.670 潜伏期找到(港口,艾因)
/ *假定300防空时钟- “输出延迟的150ps跟踪* /
set_input_delay时钟clk_i 0.450 潜伏期找到(港口,翅)

/ *将所有输出延迟* /
set_output_delay时钟clk_i 0.350 潜伏期找到(港口,鳕)
set_output_delay时钟clk_i 0.350 潜伏期找到(港口,qout)

/ *区域约束* /
set_max_area 0----------------------------------------------

第二种方法:DESIGN_NAME =“温度”
current_design DESIGN_NAME

/ *变量* /
CLK_PERIOD = 2.0
CLK_PERIODH = 1.2
不确定度= 0.1
潜伏期= 0.6

uniquify

链接/ *时钟* /
create_clock磷CLK_PERIOD氮clk_i波形(0)找到CLK_PERIODH(港口,clk_i)
set_clock_latency潜伏期找到(港口,clk_i)
set_clock_uncertainty不确定性找到(港口,clk_i)
set_dont_touch_network clk_i

/ *虚拟时钟* /
create_clock磷CLK_PERIOD氮clk_v波形)(0 CLK_PERIODH
set_clock_latency潜伏期找到(时钟,clk_v)
set_clock_uncertainty不确定性找到(时钟,clk_v)
set_dont_touch_network找到(时钟,clk_v)

/ * set_max_transition * /
set_max_transition 0.25 DESIGN_NAME

/ *复位* /
set_false_path从rst_b
set_dont_touch_network找到(港口,rst_b)

/ *假定300防空时钟- “输出和15pS跟踪延迟* /
set_input_delay时钟clk_v 0.315找到(港口,泉)
set_input_delay时钟clk_v 0.315找到(端口,本)
/ *假定300防空时钟- “输出,180pS水平的逻辑和50ns的延迟跟踪* /
set_input_delay时钟clk_v 0.430找到(港口,霉素)
set_input_delay时钟clk_v 0.430找到(端口,德国DIN)
/ *假定300防空时钟- “输出,480pS水平的逻辑和50ns的延迟跟踪* /
set_input_delay时钟clk_v 0.670找到(港口,艾因)
/ *假定300防空时钟- “输出延迟的150ps跟踪* /
set_input_delay时钟clk_v 0.450找到(港口,翅)

/ *将所有输出延迟* /
set_output_delay时钟clk_v 0.350找到(港口,鳕)
set_output_delay时钟clk_v 0.350找到(港口,qout)

/ *区域约束* /
set_max_area 0

关心,
柴坦尼亚

 
如果'名称'选项指定在时钟的创建,这将是一个虚拟的时钟,否则其真正的时钟。

无论是脚本,你必须使用的名称,然后都是虚拟clks及有关该回合指定的延误。则没有有差别的。

如果你有意,指定延误wrt在一个脚本,wrt在其他脚本的虚拟时钟,那么真正的时钟,
它使不同
, 如果这些clks阶段或有差异
, 或异步clks频率等。

一般来说,我们定义的I /页延误wrt虚拟clks,如果有比时钟模块的时钟产生的其他ṛ。

 
您好dcreddy1980

*********************时钟延迟帐目片比较实际的传输延迟在源时钟抵达时间片(上升和下降)的上升和下降时间。**********************

---“, you dont need to specify the clock latency.如果您的输入/输出这种设计在您的分层设计(一小型设计,我想这)是由/至 1时钟域
,你不需要指定的时钟延迟。如果你的情况比较复杂

, 比我这首猜到了,请让我知道更多有关它的细节。
Rgrds

 

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