Jul 17, 2011 #1 G gmish27 Guest 这里是我的代码，我是用一个寄存器，以弥补我的基本的电脑：[语法=的Verilog]模块寄存器＃（参数N = 2）（输入公司，CLR输入，CLK，输入[N - 1：0] IDAT，输出[N - 1：0] odat）;章[N - 1：0]数据;总是@（posedge CLK，posedge CLR）（CLR）数据
这里是我的代码，我是用一个寄存器，以弥补我的基本的电脑：[语法=的Verilog]模块寄存器＃（参数N = 2）（输入公司，CLR输入，CLK，输入[N - 1：0] IDAT，输出[N - 1：0] odat）;章[N - 1：0]数据;总是@（posedge CLK，posedge CLR）（CLR）数据
