在SystemVerilog中的数组初始化

[chandan_c9]

大家好，为什么它没有可能像第初始化的阵列[7:0] MEM [0:3] ='{'H0，H1，2 {'H0};：微笑：

 

[jbeniston]

因为那是不合法的语法。这样做：REG [7:0] MEM [0:3] ='{H0“，”H1“，H0，”H0};

 

[wsong0210]

我认为这是因为2 {'H0}可以被分配到像第[0:3] [7:0] MEM。如果你把[0:3]后MEM，你，必须将它们分配分开。