外部RAM控制

[Guest]

我要找的Verilog HDL语言如何与静态随机存储器接口是外部FPGA的例子。我不需要什么太复杂，只是一些基本的基础。

我说得对
， 我想就需要在高层三态缓冲？

 

[Guest]

喂，

我没有Verilog的例子，但它基本上是简单的。我会争取实现同步操作相关的主时钟，使用登记adsress和控制信号，写使能execpt，原本应该shortended开头和结尾有足够的建立和保持时间的优势。作为一个同步的解决方案，这是可以做到的额外产生的时钟锁相环频率和双180 °相移。否则
， 您必须尝试使用异步逻辑，运用逻辑单元延迟。

关心，
弗兰克

 

[Guest]

[No message]

 

[sameem_shabbir]

据爱知道你需要内存控制器
， 它的模块。
这将是难治去其他方式角落找寻。
该内存控制器模块使外部RAM看起来像线性内存
该套件的供应商通常提供大部分这个模块。