如何使用“编译”时

T

tavidu

Guest
如何使用“编译”时
, 在一个模块设计instaniated两次?

例如:
模块的顶部()

D_SUB U_0();
D_SUB U_1();

endmodule

当我编译顶部,直流错误infromation出来。
我不想使用“uniquify”的cheange到2个不同的设计名称D_SUB。
谢谢

 
Impossbile Consquence!

但是尝试下面的两个步骤
, 而不是一个:
“1”读格式的Verilog“source_name”
“2”详细module_name与

read_verilog source_name!也许有帮助!汤姆森

 
事实上,你可以实现以下步骤:
===============================
步骤1)编译/综合设计/模块D_SUB第一,并保存到D_SUB_mapped.v网表

步骤2)在顶端设计的
, 而不是使用D_SUB_mapped.v读D_SUB_rtl.v

第3步)编译不涉及实例U_0和U_1顶部。
-------------------------------------------------- -------------------------------------------

 
current_design D_SUB
编译
set_dont_touch .....
current_design首页
编译....

某事。这样。

 
tavidu说:

如何使用“编译”时,在一个模块设计instaniated两次?例如:

模块的顶部()D_SUB U_0();

D_SUB U_1();endmodule当我编译顶部,直流错误infromation出来。

我不想使用“uniquify”来cheange到2个不同的设计名称D_SUB。

谢谢
 

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