如何使用虚拟时钟inDC

[googlegzh]

3倍

 

[jjww110]

虚拟时钟是不是一个真正的时钟，钛是用来约束设计

 

[no_mad]

嗨

请检查此职位：
http://www.edaboard.com/viewtopic.php?t=126026&highlight=virtual clock

希望这有助于

 

[funzero]

直流使用虚拟时钟约束的组合逻辑。
它没有souce，只是一种理想的时钟波形。我认为，它可以取代set_max_delay

 

[sameer_dlh25]

虚拟时钟是用来约束的I / O好得多然后最大延迟。

在南区区议会
， 可以定义为一个时钟波形并没有与任何端口关联。

create_clock名“clk_virtual” -期10波形（0 5）

我认为行业工具都明白南区区议会：！：

 

[Guest]

[No message]

 

[ţ]

上述的讨论是好的，谢谢大家。