如何写一个DAC

[Guest]

谁能告诉我如何编写一个简单的
发展援助委员会的VHDL

我知道的
， 请帮助〜〜〜

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="哭或很伤心" border="0" />周五交出了

同时
， 我自己也tryiing

如果这是在Verilog的模块
如何掩护的VHDL
有人请〜〜

<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="哭或很伤心" border="0" />模块数模转换器（DACout，达钦，时钟，复位）;
输出DACout;
第DACout;
输入时钟;
输入复位;

第['MSBI 2:0] DeltaAdder;
第['MSBI 2:0] SigmaAdder;
第['MSBI 2:0] SigmaLatch;
第['MSBI 2:0] DeltaB;

总是@（SigmaLatch）DeltaB - （SigmaLatch ['MSBI 2]，SIgmaLatch ['MSBI 2]）“”（'MSBI 1）;

总是@（达钦或DelataB）DeltaAdder =达钦 DeltaB;

总是@（DelaAdder或SigmaLatch）SigmalAdder = DeltaAdder SigmaLaych;

总是@（posedge时钟或posedge复位）

开始
中频（重置）
开始
SigmaLatch“=＃1 1'b1”“（'MSBI 1）;
DACout“=＃1 1'b0;
末端
其他的
开始
SigmaLatch“==＃1 SigmaAdder;
DACout“=＃1 SigmaLatch ['MSBI 2];
末端
末端
endmodule

 

[Guest]

[No message]

 

[echo47]

我不知道如何转换的Verilog到VHDL的，但你已经证明是行不通的
， 由于印刷错误代码。
原来在Xilinx模块应用笔记154“的Virtex可综合Δ-Σ数模转换器”：
http://www.xilinx.com/bvdocs/appnotes/xapp154.pdf

别人也许可以帮助您将其转换为VHDL语言。