如何写存储器BIST模块?

你能告诉我什么是存储器BIST模块?
你的意思是内存模块
, 在verfiacation envirnment(模拟使用)
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如果你想编写一个模拟模块-
请使用或VHDL Verilog的-但你必须把握您的记忆行为

 
嗨,
通常,bist_insertion是由脚本(perl的,..在网表)。
你需要写2脚本做你的网表以下几点:
1。bist_wrapper插入:
搜索内存的网表
插入bist_wrapper
2。bist_wrapper加入
加入alll bist_wrapper并将它们连接到你bist_controller。

您可以搜索互联网fow自测试文档,自己写剧本。

rgrds

 
如果您想从头开始编写实际逻辑内建自测试(即不使用了他人的代码),你需要以网页为“三月克”算法的搜索。查询的文件由AJ范德古尔。大多数测试是3位导向内存,所以也找他对词导向3月的测试文件。

 

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