如何写的时钟频率计算Verilog代码

[vinothkumar41]

如何撰写的时钟频率计算Verilog代码？

 

[Ԥ]

代码：`时间表1ns/10ps模块富（时钟）;

输入时钟;真正的T0代;

真正的T1处理器

真正的频率;初步

开始

@（posedge时钟）T0代= $实时;

@（posedge时钟）t1 = $实时;

频率= 1.0e9 /（t1 - T0代）;

$显示（“频率=％克”，频率）;

$完成;

末端

endmodule

 

[Guest]

[No message]

 

[vinothkumar41]

感谢我的怀疑...清理reagrds，
vinoth