如何加载到德彪西Verilog和VHDL代码？

[jamesyang1209]

亲爱的集团，我的项目中使用Modelsim的混合语言。现在我可以转储德彪西的波形。但我不知道如何加载（*. V）到德彪西的Verilog和VHDL语言（*. VHD）文件？它似乎德彪西只接受一种语言在一个时间。感谢。詹姆斯。

 

[cganeshprabhu]

您好，德彪西接受Verilog和VHDL。我知道使用的是哪个版本德彪西ü呢？我可以帮助ü解决您的问题。 ，Ganesh神

 

[jamesyang1209]

我的版本是5.0.v12（Win95/NT）。预先感谢。詹姆斯。

 

[galant]

我想你可以出口“VCD”文件中的ModelSim波形。然后导入到德彪西，以及在过的SimVision这个文件。

 

[CatKing]

使用命令工具：到图书馆vericom vhdlcom，cpmille你的源代码，然后加载到德彪西的图书馆

 

[cganeshprabhu]

您好，只需创建一个文件，其中有所有的u'r Verilog设计。然后创建一个文件，其中u所有u'r VHDL设计。 verilog.f ---------- 1.v 2.v 3.v Vhdl.f ------- 1.vhd 2.vhd 3.vhd vericom - F verilog.f vhdlcom - F如果不给任何图书馆wverything将在work.lib编译vhdl.f +然后调用德彪西。 文件菜单中导入设计选择从库选择 work.lib + + 可以正常工作，在Verilog作为U工作设计。