如何在一个模块2个工作不同的时钟？

[dd2001]

如何在一个模块2个工作不同的时钟？

专家说
， 一定要使用自synthsizer easyly一个时钟域，执行工作！

但如何将下面的代码转换成一个时钟域
模块(....)

输出clk_cnt，slow_cnt;

总是@（posedge时钟或negedge rst）/ /主时钟

如果（！rst）
q“= 0;

其他的
如果（Q == 4'b1111）
开始
q“= 0;
clk_cnt“= 1;
末端
其他的
q“二Q 1'b1;总是@（posedge slow_clk或negedge rst）

如果（！rst）
q_slow“= 0;

其他的
如果（q_slow == 4'b1111）
开始
q_slow“= 0;
slow_cnt“= 1;
末端
其他的
q_slow“= q_slow 1'b1;如何输出clk_cnt和slow_cnt采用主时钟？
最后由dd2001编辑于2004年5月6日9时06分，编辑1次共

 

[cdcll]

我想知道如何设置在同一项目的不同时钟域的时间限制？我用曲（上）电大。

 

[Guest]

[No message]

 

[sweesw]

设计编译器会理解你的代码，虽然我有点困惑

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="微笑" border="0" />你只需要set_false_path

set_false_path从发现（时钟时钟）找到（时钟slowclk）
set_false_path从发现（时钟slowclk）找到（时钟时钟）