如何在网表中删除指定的声明

[zeese]

我该如何分配在合成网表的声明中删除？我读在网络上的某个地方，这个分配的语句存在，是因为1）输入直接连接到输出端口2）有我更关注如何解决我的设计（1）因为，不应该是一个三态态细胞细胞（除非DC没有我的通知）。有任何DC的命令，以防止在网络表的分配声明吗？或任何其他的解决方案？谢谢。

 

[silencer3]

在环境设置，或在DC脚本，增加了“set_fix_multiple_port_nets全buffer_constants”。这将消除分配问题的声明。参阅完整的信息solvnet。参考下面的文章， https://solvnet.synopsys.com/retrieve/003637.html

 

[zhustudio]

添加设置verilogout_no_tri真正set_fix_multiple_port_nets所有的buffer_constants之前，你写出来的Verilog网表，并添加change_name层次规则的Verilog网表的好运气，以更好地命名：）

 

[Raptor]

我记得上solvnet文件指出，这是一个在DC 2004.06（2004.12）中的错误。该解决方案是在网表中读取，并再次进行优化，而不会发出任何命令写出来的。希望这会有所帮助。

 

[zeese]

我喜欢猛禽给的解决方案。我试了一下，和它的作品。对我来说，这是最简单的一个。谢谢。但我希望有人能帮助我在solvnet找到的文章。我也仍然在试图找到它。

 

[ls000rhb]

猛禽：我记得阅读上solvnet的文件指出，这是一个在DC 2004.06（2004.12）中的错误。该解决方案是在网表中读取，并再次进行优化，而不会发出任何命令写出来的。您在这里提到的网表优化的门级网表？我想affim点！

 

[Raptor]

终于找到的文件：DOCID：015123标题：Verilog网表与电线作业，在版本的W - 2004.12 _snps_wire后缀