Jul 7, 2011 #1 L LinXiaoling Guest 嗨！我想在我自己的Verilog code.and实施ROM（约64 * 16K），我用的是像这样的代码风格：总是@（posedge CLK）开始（clk_en）开始的情况下（地址）0：ROM_data
嗨！我想在我自己的Verilog code.and实施ROM（约64 * 16K），我用的是像这样的代码风格：总是@（posedge CLK）开始（clk_en）开始的情况下（地址）0：ROM_data
Jul 7, 2011 #2 R RBB Guest 这是只飞，所以不能保证.. [代码]第[15:0] MEM [16384:0]总是@（posedge CLK）（clk_en == 1'b1）ROM_data
Jul 7, 2011 #3 L LinXiaoling Guest [报价= RBB]这是只苍蝇，所以不能保证.. [代码]第[15:0] MEM [16384:0]总是@（posedge CLK）（clk_en == 1'b1）ROM_data
