如何导入门进入精英级网表？

J

joe2moon

Guest
当的Verilog / VHDL设计（s）是综合成门级网表，你如何导入精英原理环境的网表？

因为我做的数字化设计，我用的是精英原理做模块互连。为了融入同一数据库的整个设计，我希望能翻译成精英格式门级网表。

任何人都可以帮助我吗？
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我知道$ ynopsys第33A条（1998.02版）有能力编写Verilog的门进入精英原理图级网表（拧）。

但是如何做的
， 后来的版本中
， 如2000.05，2001.08和2002.05。
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对于V！ewDraw。
P0werView/W0rkView可以阅读在利斯大厦示意图，最逻辑合成（s）是能够出口这种格式。因此
， 有少的问题。

但精英，我检查了当前版本5.11，它仍然不具有此功能。

 
一些台湾设计公司仍使用旧版本的精英尽自己的ASIC设计工作，（也许为的lib原因）
所以我创造workview格式和打印成PDF的话，他们以手工精英学校！
无论如何，精英是一个非常好的学校的工具，一个美好win16平台工具。

赛灵思ISE中的精英
， 是精英新的版本。

 
据我所知，精英不能导入这些后，综合网表！您可以使用诺瓦斯德彪西！

 
首先，我想知道
， 当涉及到的设计〜万美元（拧）门数，如何可能提请门级原理图（s）在手？

每次，当的Verilog编码（）已被修改，有关的门级原理图（s）是需要重新划分
， 再...

如果设计是不太大
， 没有多大改变，那么它容忍提请手里
， 后来做环保。
（但它仍是费时！）

顺便说一下，我想请问“已经有ViewDr（上）W的示意图数据库，为什么不用为到C0hesion/ECS'原理格式？”
我实在不明白。
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我想也许我要说明一下我的要求更加明确。
我正在寻找的软件/工具
， 它可以自动翻译
在Verilog的门级网表到精英的原理图（。学校（。五））文件。

只是因为我希望整个设计数据库可以集成
到相同的环境。并把C0hesion/ECS翻译的好处在于我可以导出不同netlst（S）等
， 如Verilog和后来的SPICE。
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西蒙兹：
这不是我的目的只是“观赏”的门级原理图（拧）。
如果我想这样做，然后Debuss $ y或@ nalyzer能帮助我设计。

 
我使用ECS241，446多年前，我认为你的问题就没有答案！精英思考几百万门的网表，你必须分割到数千页，但没有可能的！

 
明年精英V6.0可转化为利斯大厦
学校和瑟姆。
Synoppsys可以利斯大厦出精英V6.0的生态环境
， 编辑您的电路。

 
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